добрый вечер. уважаемые знатоки, не проясните ли один момент? в общем есть входной сигнал ADCI и клок CLK.
в тайминг репорте прочитал вот это :
Setup/Hold to clock CLK
------------+------------+------------+------------------+--------+
| Setup to | Hold to | | Clock |
Source | clk (edge) | clk (edge) |Internal Clock(s) | Phase |
------------+------------+------------+------------------+--------+
ADCI<0> | -0.715®| 4.209®|CLK10 | 0.000|

и для эксперимента задал для ADCI offset in = -0.715 ns (то есть СLK опережает ADCI на 0.715). но после имплементации в отчете написано что все тайминги сошлись.. как это так получилось?
-0.715 - это же по сути data delay - clock delay (от входных пинов до регистра), и я задал столько же в констрейне. стало быть, должно получиться что Tsu для этого регистра будет нулевым (0.715 -0.715 = 0)?
ISE семерка, спартан 3.

Сообщение отредактировал shide_3 - Jan 24 2015, 19:03