А Вам зачем об этом думать? Синтезатор что ли что-то куда-то впихнуть не может?

Если их много, их можно в цикле "for generate" расставить... например...

Видимо я чего-то недопонимаю.
Стоит задача заблокировать работу схемы в момент когда ПЛЛ выдаёт нестабильную частоту. Для этого вывод lock у ПЛЛ заводим на вход СЕ триггерам, притом всем (можно не всем, а только критичным) триггерам в схеме, ибо все триггеры должны быть заблокированы. И вот не совсем понято как это написать. Приходит на ум способ описания асинхронного сброса

Только вместо aReset должен быть этот самый СЕ, но как я разумею в Верилоге такого нет.
А как через generate организовать, чёт не соображу.

Извращение какое. Зачем его разводить по всей схеме? Пустите весь клок через него, используя элемент навроде DCS у Lattice ( стр. 19-20 в документе ), если уж так приспичит. Хотя, самое правильное, пускать его именно на асинхронный резет вместе с общим резетом, так как, при сбое, lock может пропасть уже после того, как сам клок сбойнет. Детектор lock-а не умеет предугадывать сбои. Хотя я за все время ни разу не видел такое вживую, чтобы лок пропадал при стабильном входном клоке.

очень внимательно. Написано: не используйте гейтед клок. Но если всё же надо, то используйте глобальный буфер с разрешением. Глобальный буфер с разрешением - не совсем гейтед клок.


Откройте тот самый документ от Opex: http://www.xilinx.com/support/documentatio...inx14_7/sim.pdf Стр. 62, там один в один Ваш код. Ну и что, что название сброс, а не разрешение? Для машины нет разницы, как Вы его назвали.

The BUFGCE primitive creates an enabled clock buffer using the BUFGMUX select mechanism.
BUFGCE is a global clock buffer with a single gated input.

...most FPGA devices now have a clock enabled global buffer resource called BUFGCE.
Тот самый глобальный буфер с разрешением. А дальше
However, a clock enable is still the preferred method to reduce or stop the clock to portions of the design.
Противопоставление СЕ этому буферу.

Это всё понятно. Однако просто гейтед клок в их понимании - это когда тактовая стробируется прямо на обычных лутах. Это страшно, и чтобы было не так страшно они советуют ставить глобальный буфер с разрешением.
Ну а фраза- тут есть слово предпочтительный, но не значит же, что mandatory. Т.е. кто разобраться сам не может - ему подсказывают, что раз не можете, тогда не парьтесь, а поверьте нам. Но кто может разобраться - тот уж сам выберет, что ему надо. preferred - это не категорично.

Советуем использовать одно, но лучше используйте другое?
Я, наверное, еще не очень понимаю их хитрую индийскую логику

Не совсем, у меня в always-е два сигнала фигурируют, там один. Попробую завтра так сделать, отпишусь что получилось.

Вам что, надо выкрутиться любой ценой? Или в каком-то информационном состязании победить, закрыв глаза на всё?

Я освежу историю, с чего всё началось.

Был совет использовать глобальный буфер с разрешением.
Вы сказали, что так делать не рекомендуется, приведя фрагмент текста на английском, где сказано, что не рекомендуется гейтед клок, а вместо этого лучше глобальный буфер с разрешением.
Я возразил, что наоборот рекомендуется.
И тут Вы начали выкручиваться.

Моё понимание того фрагмента на английском: "гейтед клок не рекомендуется, лучше вместо него глобальный буфер с разрешением (не являющийся в чистом виде тем, что они понимают под гейтед клок). Но предпочтительным остаётся использование CE в каждом триггере".
И ещё раз: "предпочтительно CE, но и глобальный буфер вполне пойдёт вместо чистого гейтед клока. Вот гейтед клок - тут уж точно лучше не использовать". Что значит "предпочтительно"? Это может значить, например, что с весовым коэффициентом 51% предпочтительно CE, но во многих случаях (например 49%) удобнее глобальный буфер с разрешением. Так что тут разработчик должен оценить все обстоятельства и принять решение, одно из двух, оба не возбраняются. Если он не в состоянии принять решение - то тогда ему говорят предпочтительно CE.

Итого: на исходный вопрос можно ли использовать глобальный буфер с разрешением ответ - вполне, и это следует в частности из того текста на английском.

Ну да, у Вас асинхронный сброс, не вчитался. Просто сотрите его из олвейза ))) Будет сброс синхронный, а засинтезируется он как клок енэйбл. И наверняка (потом покажете кусок схемы) он ляжет как дополнительный вход LUTа, стоящего перед входом данных триггера. По опыту, не хочет синтезатор подключать сигналы типа CE к соответствующим входам триггера, лучше ему через LUT. Ну на то есть причины конечно (хотя это касается Xilinx, в Альтере может и захочет).

Откуда выкрутиться? Я куда-то попал?
Во все глаза искал совет использовать BUFGCE, видел только CE. Ткните уже носом, куда смотреть.
Я вот вижу:
Xilinx® recommends that you use the CLB clock enable pin instead of gated clocks.
If you want to use a gated clock for power reduction, most FPGA devices now have a
clock enabled global buffer resource called BUFGCE. However, a clock enable is still the
preferred method to reduce or stop the clock to portions of the design.

Перевод такой:
Xilinx рекомендует использовать CLB CE вместо gated clocks.
В ПЛИСах теперь есть BUFGCE, однако лучше использовать CE.

Неправильно перевожу? Или есть другой источник сведений?


Понял, у меня с английским проблемы.

Приоритет по предпочтительности использования:

1) BUFGCE.
2) CLB CE.
3) Gated clock.

Так получается?

Нет. Не так.

1) CLB CE.
2) BUFGCE.
3) Gated clock.

Но, в данном, конкретном случае, явно BUFGCE просится, ввиду особенности задачи.

Топикстартеру надо пересмотреть свою позицию:

В чём конкретно?


Поддерживаю. Да и задача то вполне распространённая. Поэтому я и говорю "предпочтительно" - это может означать например 51% против 49% случаев, так что грань в решении весьма неоднозначная, нужно учитывать свои особенности.
А приоритеты я бы даже так расставил:
1) CLB CE.
2) BUFGCE.
100) Gated clock
, показывая, что BUFGCE довольно близко к CLB CE и лишь немного уступает последнему для общего случая (для конкретного может не уступать).

Вам возразили. Для многих это недопустимо, и надо с этим не соглашаться до последнего во что бы то ни стало.


Нет, другого источника нет, кроме, пожалуй, опыта и сухого остатка от прочтения других доков возможно и от других плис. Переводите наверное правильно. Но вот воспринимаете не совсем (ИМХО). Я бы перевёл так:
1. Xilinx рекомендует использовать CLB CE вместо gated clocks.
2. Но если всё же gated clocks нужен, то В ПЛИСах теперь есть BUFGCE,
3. Однако лучше предпочтительнее использовать CE. При том даже не так. Дословный перевод данного пункта более мягкий: "тем не менее, CE всё ещё является предпочтительным методом...". Т.е. так написано, чтобы показать отсутствие категоричности в использовании CE вместо BUFGCE.

Krys, перечитайте тему с начала, что не задавать неотвечаемое.

Диву даюсь - обсуждаются способы манипуляции тактовой частотой, которая еще не установилась.

Почему же неотвечаемое? Перефразирую вопрос: что в процитированном Вами фрагменте Вам не понравилось?