Всем привет! Собственно вопрос следующий - как сделать из базового клока в 40mhz или 80mhz частоту большую. Что касается делятеля частоты там все просто, умею делать модули с исх клоком в 40mhz и на выходе любую меньшую частоту.

Читайте про PLL. В части FPGA оно есть внутри.

Подскажите как, сделать, к примеру из 40 35 МГц без умножителя?

Ну у вас МегаГерцы, а у топикстартера миллигерцы - ему можно даже без верилога обойтись - на софтпроцессоре и С++ всё написать при таких неспешных частотах.

Если нужно по-человечески, т.е. нормальный равномерный клок - то никак, а если так, чтобы частотомер показывал в среднем - выкидываете часть периодов.

Эх, а я то думал, ТС знает какой то секрет, которого я не знаю

ну вообще есть старая читерская техника удвоения частоты на логике, была актуальна в чипах где не было PLL.


задержка подбирается исходя из периода исходного клока

Вот сначала ты учишь людей подобной порнографии, а потом они спутники на дно океана запускают.
И будут ссылаться на тебя как на авторитета.
Как не стыдно!

читаем внимательнее была актуальна в чипах где не было PLL + указал же что техника читерская, т.е. на свой страх и риск.