Добрый день! Подскажите, пожалуйста, как получить значение из блока VHDL, а именно из вектора bcd1 или bcd10:
port( bin:in std_logic_vector(5 downto 0);
bcd1:out std_logic_vector(3 downto 0);
bcd10:out std_logic_vector(3 downto 0)
);
в регистр блока на Verilog:
module LCD_TEST (
input iCLK, iRST_N,
input wire [3:0] iTime1, // младшее число // шину я соединяю через wizard, но мне необходимо численное значение
input wire [3:0] iTime2, // старшее число

output LCD_ON, // LCD Power ON/OFF
output [7:0] LCD_DATA,
output LCD_RW,LCD_EN,LCD_RS
);

Я попробывал вот так:
reg [3:0] iT1 = iTime1[3:0];
reg [3:0] iT2 = iTime2[3:0];

Компилируется, но у меня сомнения что в iT1 и iT2 будут лежать значения векторов bcd1 и bcd10, соответсвенно.

На сколько я помню значение типу данных reg присваиваются в блоках always, а вышеописанным образом вы их инициализируете.



Это если вы хотите , чтобы значение в регистрах изменялось асинхронно.
Ну и думается Вам надо как, то соединить эти два модуля, каким нибудь схемотехническим топовым модулем. Модуль на VHDL у Вас состоит их объявления портов, только ?

нет, там выполняются операции, вот это результат я хотел бы получать в reg блока на Verilog.


Сообщение отредактировал Алексей Т - Apr 9 2015, 07:46

Ну так соедините все это дело. Модуль VHDL и Verilog модуль, в топовом схематике.

UPD: Хотя как пишут, можно использовать оба модуля в проекте если Ваш синтезатор поддерживает оба языка, и в качестве топового модуля использовать HDL. Если выбрали в качестве топового модуля Verilog, то VHDL модуль объявите как если бы он был написан на Verilog'e.

Спасибо, я это понял в качестве топового у меня "Графика"=)) у меня проблема записи значения из HDL блока, в блок на Verilog в reg.
Я так понял что присваивание надо выполнять в блоке always. Вот таким образом:
Или не так? Меня смущает что тип wire будет присвоен типу reg. Разърядность их одинакова (iT1 и iTime1).

сомнения правильные

Я заметил, что вы в списке чувствительности блока always указываете все сигналы модуля. Поэтому я опять в заблуждении. В инете скачал код, там вообще идёт так, например:

какой вариант более лучше по вашему мнению такой как у вас или вышеизложенный? Спасибо большое.

это не так. в верилоге запись always @(*) аналогична VHDL-2008 process(all). Т.е. это своего рода подстановка в список чувствительности процесса всех входных сигналов процесса. Т.е. это процессы описывающие комбинационную логику.

Тот вариант что привели вы, будет моделироваться, но процесс будет вызываться в каждом дельта-цикле движка симулятора. Результат синтеза, будет зависеть от логики работы синтезатора, от нормальной работающей схемы, до полного игнорирования модуля. Нужно сделать список чувствительности и добавить в него сигнал iT2. Насчет выбора каждый решает сам, они одинаковые по функциональности, но на вкус и цвет все фломастеры разные.