Не понимаю. Зачем ПЛИС, зачем фильтр? АЦП делает выборки из аналога в виде цифрового кода. ЦАП тут же преобразовывает этот код в аналог. Если разность фаз постоянная, то и напряжение на выходе ЦАП будет постоянным. Если разность фаз изменится, то изменится и код на выходе АЦП, а за ним - и напряжение на выходе ЦАП. Характеристика ФД готова.

Речь пока об одном АЦП, не о двух. Опорная частота (clk) и входная (Vin) не совпадают, и не кратны, одна - с кварцевого генератора (или умноженного ГК), другая - с ГУНа. На выходе АЦП - синусоида, которую в цифре комплексно перемножаю на требуемую частоту (переношу на нулевую), децимирую, адаптивно фильтрую (полоса ФАПЧ), вычисляю фазу, интерполирую и подаю на ЦАП. Это про режим фазового детектора, про частотный детектор в цифре (будет работать отдельно) и про переход из одного режима в другой пока не буду писать. Уточнение: выход ЦАП предполагается подключать ко входу управления ГУН.

P.S. Обратите внимание на номер страницы. Не знаю, меняется ли в настройках количество сообщений на страницу, у меня на всех компьютерах - 100. С юбилеем!

Излагаю свою версию, как пример. Сигнал от ГУН импульсный и он тактирует АЦП. Опора на аналоговом входе – пилообразная. АЦП делает выборку из этой пилы и передаёт цифровой код выборки на ЦАП, который следует непосредственно за АЦП. На выходе ЦАП сразу же формируется пилообразная, т.е. линейная, характеристика ФД. Ничего перемножать не нужно, и ПЛИС тут будто бы не к чему. Со 100-страничным юбилеем!

Идея с АЦП-ПЛИС-ЦАП хороша тем, что там кроме всего прочего потенциально предусмотрена оптимизация перестройки петли посредством предустановки ГУНа. Кроме того, несложен алгоритм распознавания ложного захвата частоты. Вариант АЦП-ЦАП ближе к ЧФД со всеми его недостатками.


В Панели управления есть Настройки форума. Там можно изменить Количество сообщений на страницу темы. Я изменил до максимума - до 150. Всё равно получилось круглое число - 10 страниц. С юбилеем!

Можно подробнее о предустановке ГУНа и о распозновании ложного захвата? Какие исходные данные закладываются в программу, и что она выдаёт на выходе?

Ну идея-то не моя, но я попробую:
1. Понятно, что любой ГУН в петле ФАПЧ обладает определённой инерционностью и не может перестроиться мгновенно, учитывая также цепи ФНЧ перед его управляющим входом. В ПЛИС можно реализовать оптимизацию кривой переходного процесса с учётом известных параметров ФНЧ и ГУНа таким образом, чтобы время переходного процесса и выбросов было минимальным.
2. По поводу ложного захвата всё ещё проще - его согласно п.1. вообще можно исключить, так как управляющая храктеристика ГУНа известна. Поэтому вопрос обнаружения ложного захвата вообще неактуален, и моё предыдущее замечание можно отнести скорее к ФАПЧ типа АЦП-ПЛИС без ЦАП.

Если копать ещё глубже, то можно будет понять, что без ПЛИС реализация такой петли вообще будет довольно проблематичной, так как всё равно потребуется управление АЦП, ЦАП и другими элементами петли. А раз уж её не избежать, то почему бы не наделить её полезными функциями...

Да, такое возможно, встречается в литературе как "coarse tuning", но если внимательно подумать, то зачем?

Один из самых интересных моментов - в обработке можно сделать частотный детектор (упоминал уже), обладающий точной информацией о частоте со скоростью тактирования АЦП. Естественно, обладая такой важной информацией, можно попытаться мгновенно перейти на нужную частоту, или как минимум сделать это в петле (аналогично случаю с ФД) с максимально широкой полосой. Хотя при расширении полосы, как раз и начинают проявляться подводные камни: у АЦП с высокой динамикой достаточно большая задержка данных с момента защелкивания в УВХ, что приведет к сложности компенсации внутрепетлевых шумов в верхней части, важнее даже стабильность.

Наверное Вы забыли некоторые детали? Иначе просто не складывается общей картины и невозможно понять что к чему. К АЦП должны сходиться две одинаковые частоты, чтобы на выходе получить сразу сигнал ошибки (нулевая частота). В традиционных ADPLL для этой цели стоит делитель ГУНа в виде DSM, который комбинируется с опорной частотой и получается "пила". Для не очень высоких требований такая схема вполне годится, включая массу недостатков в виде невысокой линейности формирования самой "пилы", наличия резистивных элементов тем или иным образом участвующих в формировании тока для "пилы" и повышающих коэффициент шума, необходимости работы АЦП в очень широкой полосе от DC и вытекающих сразу потерь в согласовании.
В моей схеме роль интегратора ("пилы") выполняет фильтр без потерь (LC, SAW и т.д.) перед АЦП, и он одновременно может являться согласующим звеном между импедансом ГУНа и импедансом АЦП. Я тут вчера прикинул потенциал для одного АЦП, теоретически достижимые шумы на 10 ГГц при эквивалентной частоте сравнения 450 МГц составили -128 дБн/Гц. Неплохо для однопетлевой схемы, даже если накинуть десяток дБ к шумам из-за различных неучтенных факторов.

А если ФНЧ в цифре, можно управлять инерционностью? В аналоговом виде понятно, резисторы можно переключать быстро, без последствий для фильтра, с C или L уже посложнее, да? Сразу нашел еще один полезный момент в цифре - ФНЧ не шумит )

От внутренних цепей ГУНа всё-равно никуда не уйти, поэтому надо будет смягчить перестройку от возможного "звона" и выбросов.
Да, тут как раз место именно цифровому фильтру, рассчитанному по характеристикам управляющих цепей ГУНа, если они известны.
А если нет, то как? Методом научного тыка? Скорее проще гарантированно загрубить с учётом минимального времени перестройки.
Всё равно общее время групповой задержки будет определяться не входом ГУНа, а каждым компонентом в ОС такой петли ФАПЧ.

В апрельском номере MPD вышла статья “A Fractional-N PLL Synthesizer without Delta-Sigma Modulation…”, стр: 26, 44, 48, 54:
http://digital.mpdigest.com/download/a7234...345325r15/#26/z
Это в полном варианте журнала, с рекламой. Но можно посмотреть и без рекламы:
http://www.mpdigest.com/issue/Articles/201...aly/default.asp

С Первомаем!

Не чтобы уколоть, а справедливости ради… Ведь никто не мешает сделать двух- (или более) контурную на одном кристалле. И тогда для потребителя это будет простым, малопотребляющим и дешевым. Почему не делают? По той же причине, почему и не берутся за PDS – это микросхемным компаниям не нужно (нет соответствующего спроса). И, кстати, наличие (отсутствие) квалифицированных специалистов тоже никто не отменял. Куда проще идти по накатанной, внося небольшие изменения.


Виталий, примите мои поздравления. Отрадно видеть, что просматривается обычный DAC (т.е. ещё чуть-чуть и Вы разрешите это сделать и на обычных элементах, а не на чипе ). Кстати, если у Вас есть возможность разместить pdf версию (можно раздобыть у Карен), то читать было б проще.


Более интересен другой показатель (не зависящий от настроек) – кол-во просмотров перевалило за 100 тыс. Тут уж играйся, не играйся с настройками…


А вообще завтра 9 мая. Всех с Днем Победы! Великой Победы!

Понимаю, что это шутка. Но, согласитесь, FPGA+DAC = куда ж проще?
Там я дал две ссылки. Первая – журнал полностью (возможно, кому-то и это будет интересно), вторая – только статья без рекламы, как раз для удобства её чтения.

Даже и предположить затруднительно, что получится, если затолкать в один чип многоконтурную структуру, ну скажем, к примеру, тот же QS. Уживутся ли друг с другом отдельные контуры или будет подобно жильцам в коммуналке? Лучше всё-таки отталкиваться от того, что уже есть на рынке. Это чипы Fractional-N PLL и DDS синтезаторов. Нужно ли их улучшать и искать конкурентную им замену, и будет ли это оправдано спросом на рынке?
Возьмём, к примеру, микросхему HMC704. Это Fractional-N PLL синтезатор, способный работать до 8 ГГц. Авторы заявляют о -230 dBc/Hz (FOM) в дробном режиме. Это noise floor порядка -110 dBc/Hz. Фактическая же цифра на много скромнее – всего лишь -50 dBc/Hz (выше мы это обсуждали с участием Андрея и разработчиков от Hittite). К сожалению, это типичный случай ввода потребителя в заблуждение (главное – продать, а дальше им хоть трава не расти). Но что при этом главное, так это то, что очевидно хотелось бы иметь эти -110 dBc/Hz, но не получилось. А если б получилось, был бы и спрос, и конкурентов бы поуменьшилось.
Далее о DDS, который авторы разработок таких чипов рекомендуют в качестве дробного делителя в петле ФАПЧ, хотя там тоже большие проблемы со спурами. Но ведь рекомендуют - значит уверены, что спрос есть, несмотря на сложности для пользователя обойти эти спуры как капли в дождь. Ну а был бы чип с фактическими -110 dBc/Hz, так и забыли бы о таком применении DDS.
Это что касается спроса на синтезаторные чипы с улучшенными характеристиками, т.е. к вопросу есть ли смысл их улучшать.
Ну а теперь о статье, о том, что там предлагается. Кстати, её дубликат на русском есть в разделе 10 материала по ссылке https://yadi.sk/i/ghI-YIf0dWyjS, начиная со страницы 19. Для краткости такой вариант синтезатора назван как Frac-N-Syn. Его реализация возможна в варианте ПЛИС+ЦАП. Тут уж ничего не зависит от капризов микросхемных кампаний – сам решил и сам сделал.

Двухпетлевую же заталкивали (ну почти- нет второго ФД). AD9858 и AD9956 - там же полная петля ФАПЧ внутри прячется. Вот что стоило еще и смеситель однополосный затолкать в чип- получился бы перкрасный синтезатор с оффсетом. Спуры конечно лезут от DDS в той же AD9956- пригодилась бы отдельная целочисленная спуроподчистная петля. Как по мне- меньше шума с внешним СВЧ прескалером, а скорость ядра ограничивать 1 ГГЦ.
Или мелкую ПЛИС внутрь синтезатора затолкать для универсальности конфигурации, только с дополнительными цепями подчистки джиттера (реклокинг).

Как я понял, шумы где-то близки к заявленным, но необходимость в них отпадает из-за большего фликкер шума ФД при небольших отстройках (примерно до 300 кГц). Спуры тоже были где-то близки к заявленным, остался непонятным режим добавления постоянного смещения к току схемы накачки заряда - где-то удалось получить выигрыш, где-то нет, нужно более подробно исследовать этот режим. Не видно откровенного обмана потребителей.


Приятно видеть вариант построения, более простой с технической точки зрения. В схеме есть моменты, мешающие практической реализации, но не хочется на них останавливаться - это все детали. По шумам, понятно, выигрыша ожидать не стоит, но и по спурам ситуация не лучше - принципиального выигрыша по сравнению с DDS в петле обратной связи PLL нет. Рост уровня спур в зависимости от частоты на выходе ЦАП близок к закону 10logN, и уменьшать формируемую частоту (другими словами - частоту сравнения, частоту формирования сигнала ошибки), чтобы потом умножить по закону 20logN, смысла нет, а по статье вижу, именно такая ситуация и складывается.

Вы это сами меряли или повторяете данные из дэйташита?


И всё же, что это за детали?


Почему Вы так считаете?


Что это за зависимость, откуда она взята, и что такое частота на выходе ЦАП? Видимо, это для DDS, но в Frac-N-Syn ничего этого нет. Там ЦАП выполняет другую функцию. Он формирует не частоту, а управляющий сигнал для ГУН.


Опять-таки в статье и близко такого нет, см. ответ выше.