Со слов Dr.Drew и корреляции этих данных с даташитом.


Скоростные ЦАП не умеют работать с переменной тактовой частотой, для защелкивания входных данных используется схема синхронизации, основанная на отдельной PLL.


Пути снижения шума в однопетлевых схемах известны: 1) повышение частоты сравнения ФД (или сложений некогерентных источников), 2) уменьшение собственного шума ФД. Других пока не знаю, а известных не вижу.


Рис. 12 в русском варианте, процесс на выходе ЦАП - быстроменяющийся сигнал с частотой близкой к Fr и Fc. Сигнал управления Ec получается уже после фильтрации. Поправьте, если не так. На выходе ЦАП есть сигнал, содержащий, помимо сигнала управления (постоянной составляющей), еще минимум две составляющие с частотами, близкими к Fr и Fc. Шум и спуры от биения этих частот окажутся на низкой частоте и попадут в полосу фильтра. Т.е. по качеству схема окажется не лучше DDS с выходной частотой Fr/Fc в петле обратной связи PLL. Зависимость роста спур от выходной частоты ЦАП, равная 10logN (приближенно), получена путем усреднения данных, документальных и опытных, выпускаемых в настоящее время микросхем.

Со слов Dr.Drew так это и есть -50 против -110 dBc/Hz из описания.


Это интересно, надо бы с этим разобраться.


Тут как раз и действует 1), но, правда, без скобок.


Да, это так с небольшой поправкой: Fr и Fc равны.

Какие ж могут быть биения между равными частотами?


Откуда это следует? Надо ж как-то пояснить.


Спасибо, я этого не знал. Но это касается DDS, а к Frac-N-Syn никакого отношения не имеет.

Я видел цифру -50 дБн в контексте помех (спур) дробности, причем умноженных, а не шумов.


Значит биений нет, а просто переносятся спуры и шумы на нулевую частоту. На пальцах объяснить сложно, попробуйте смоделировать, добавив к одной из частот помеху с небольшой отстройкой по частоте. Эта помеха будет отражать нелинейность самого ЦАП и зависеть по уровню от частоты колебаний выходного сигнала. В этом отношении не вижу особых преимуществ перед обычным DDS.

Дополнение. С зависимостью 10logN для спур ЦАП несколько поспешил. Открыл свои записи, побочные составляющие классифицирую на два типа: 1) на те, которые связанные с ошибками квантования по амплитуде и фазе (определяются быстродействием и скоростью установления), 2) на те, которые связаны с интегральной нелинейностью (динамической). 10logN относится к первому типу, уровень спур второго типа проявляется в виде комбинаций +-n*Fref+-m*Fout, они значительно больше первого типа, носят более сложный характер и не всегда предсказуемы. В даташитах SFDR приводят по максимальному уровню, соответственно привязка идет ко второму типу.

Помехи дробности – это и есть шум дробности (fractional noise). Когда используется многобитовый fractional modulator (в данном случае 24 бита), то процесс дельта-сигма модуляции псевдослучайный, выделить отдельные компоненты в его спектре невозможно. Поэтому это всё-таки шум, а не спуры. Но дело в конце концов не в терминологии. Если есть эти реальные -50 дБн/Гц, то мифические цифры -230 и -110 дБн/Гц уже как-то и не к чему. А то получается как у Ильфа и Петрова: «Мотоцикл был похож на настоящий, но не работал»


Добавить помеху… А сколько добавлять, и к какому источнику помеху приписывать? И что из этого последует? Какой-то вывод о сравнении с DDS? По-моему, единственный вывод будет таков - чем больше добавили на входе, тем больше получили на выходе. Только и всего.

Нет, речь была именно о спурах, которые по своему характеру и влиянию аналогичны (или в данном случае равны) IBS и сосредоточены по частоте. В даташите на HMC704 приводятся цифры близкие к 50 дБн - рис. 15 и рис. 16. Учитывая сосредоточенный и предсказуемый характер влияния (от степени кратности частот), Dr.Drew и VCO придумали способы борьбы (упоминали здесь).


Важно показать, имеет ли место быть процесс переноса помехи (шума) с высокой частоты на низкую и с каким коэффициентом. Если сигнал управления формировался бы без высокочастотных составляющих в спектре до фильтрации в пределах полосы Найквиста, то вопросов не было бы.

На рисунках 15 и 16 и в самом деле спуры, а именно IBS. Но речь была как раз не о них. Привожу дословно, что писал Андрей по этому поводу (стр. 96, сообщение 1440): «Помехи дробности в HMC704 вполне могут достигать минус 50 дБн, когда сокращаются числитель и знаменатель дробной части». Конечно, хорошо было бы, чтобы он подключился к обсуждению и более подробно описал, что он видел.


Опять-таки, какие помехи или шум переносятся с высокой частоты на низкую. Каков источник этих помех и шумов? Не было бы правильным взять шумы реального ЦАП и пересчитать их на выход ФАПЧ?

Помехи дробности - это могут быть спуры на частоте шага (знаменателя дроби), кратные этой частоте и прямой пролаз этих частот на выход, аналогично IBS. Отнести их к уровню IBS можно по причине схожести влияния, когда снижаются кратности каких-либо частот.

Не понял. Пожалуйста, приведите пример кода, управляющего делителем частоты, в формате ХХ..ХХ, ХХ..ХХ, где Х – ноль или единица, а запятая разделяет целочисленную и дробную части коэффициента деления.

Давно не занимаюсь дробными PLL, не найду примера.

Ну что ж, остаётся ждать и надеяться, что Dr.Drew подключится и что-то нам расскажет.

Я не зря указывал размерности дБн, а не дБн/Гц, когда писал о помехах дробности. Старые добрые ADF4153 - показательный пример для изучения таких помех. Ну лезут палочки от дробного делителя на характерных отстройках (и не только: если четный MOD, то на кратных половинчатой частоте, если кратен тройке - трети, если шестерке - шестой) - в даташит гляньте. Что бы там ни говорили хиттайты и иже с ними, такие же помехи есть и у них, если - повторяю - числитель и знаменатель дробной части сокращаются. Дельта-сигма модулятор-то там работает только при установленном младшем бите дробной части. Это такой довесок к IBS еще. Вот в PLG такая же хрень. Там дробная часть основной петли кратна 1/8 и в итоге имеем палки на отстройках кратных 1/16. Частота сравнения там около 65 МГц и их очень хорошо видно на ~4 МГц и т.д. Даже пришлось сложный фильтр нагородить для подавления. Естественный выход, казалось бы, держать младший бит в единице, избавляясь от этих помех (оставляя только IBS) и получая систематическую частотную ошибку. Вот только прелесть нулевого ита в том, что шумы получаются, как в целочисленном режиме, а так - ухудшаются. В ADF4159 пошли немного дальше, сделав делитель 26-битным и закрыв от пользователя установленный младший бит. Ну получается там ошибка в 0,5 Гц на 10 ггц. кого это волнует?

Затронули больную тему, т.к. мы тоже за скоростью гонимся. Увы, мелких ПЛИС типа MAX или CoolRunner для современных двухконтурных архитектур не хватит никоим образом. FPGA много кушают и требуют нехилого обвеса, в т.ч. и по питанию, а кроме того несовместимы по уровням выходных напряжений. Лепить преобразователь уровня не всегда кошерно, поэтому можно совместить с цифровой развязкой или фильтрацией. Совместимые по уровню FPGA усердно снимаются с производства. В довесок ко всем проблемам нам ещё BGA никак не подходят.

Пока золотая середина - CPLD Lattice, эквивалентные "мелким" FPGA Xilinx или Altera. Они есть в корпусах типа QFN. Сам перешёл на них и Вам советую.


Как, Вы тоже пришли к выводу, что за таким DDS будущее? Не ожидал...

Из всего этого я понял, что речь идёт о спурах, но не о шумах дробности. Это видно уже из первой строчки, где подчёркивается, что размерности дБн а не дБн/Гц. Тоже, конечно, интересно, но вопрос именно о шумах дробности в размерности дБн/Гц.
Если рассматривать ADF4153, то там в принципе шумов дробности не увидеть, поскольку разрядность дроби всего лишь 12 разрядов, а полоса ФАПЧ всего лишь 20 кГц.. При таких условиях помеха дробности никак не попадает в эту полосу. Поэтому, чтобы разбираться с шумами дробности, лучше вернуться к HMC704.

Можно было бы установить такую частоту сигнала, чтобы гармоники частоты сравнения не попадали в полосу фильтра, и тогда можно увидеть спектр помех дробности в чистом виде. К примеру, можно взять коэффициент деления 160 + 0,250004 (это дробная часть в виде простейшего кода на входе аккумулятора дробной части, а именно вида 010…01. Всего можно взять 24 разряда. При частоте сравнения 50 МГц получится сигнал с частотой немного выше 8 ГГц, примерно выше на 12,5 МГц. Точное значение 8012,5002 МГц. Полосу ФНЧ можно взять и 10 кГц, но чем больше, тем лучше.

С таким вопросом обращался и в ADI/Hittite. Это после того, как они долго водили меня вокруг да около. А на этот вопрос получил потрясающий ответ: We don’t have a picture of the spurs with phase noise. Тогда и стало понятным, что ничего от них не добиться.





О чём это Вы? О каком DDS речь?

Если считать, что frac=0100 0000 0000 0000 0000 0001, то частота будет 8 012.50000298023223876953125 МГц. В полосе ФАПЧ палочек не будет, но за то шумы ухудшатся на 3-4 дБ (как и пишут для дробного режима).

И какая их величина?