Развожу DDR3 на Kintex7. Пишут, что надо учитывать задержки распространения в корпусе к контактам. Распечатал список, удивился - задержки до 140ps. Если на обычной плате с экранным слоем типовая задержка порядка 6 ps/mm, то получается эквивалениная длинна более 20мм. Это действительно так или я чего-то не понял?

Вам необходимо определить правила учитывающие распространение сигнала от ball до die. Для этого в constraint manager нужно определить Relative Propagation Delay для каждого пина. Эти данные можно получить из Xilinx Plan Ahead например. Я подсчитывал среднее от min & max для каждого пина в ps.
Так же необходимо выставить ограничении распространения сигнала непосредственно на самой плате Relative Delay они должны согласовываться с скоростью на который вы планируете работать с DDR3 (533MHz и.т.д.).

там дорожки тоньше, между слоями текстолита меньше, текстолит другой (не FR-4) и т.д.

но не понимаю - а к задержкам в чипе почему бы не приплюсовывать задержки корпуса для простоты?

в больших корпусах (типа BGA 1760) я видел длину проводника от die до pin - до 40-45мм.
доходило до смешного - 4мм внутри дифпары.

Если интерфейс скоростной, его обычно через I/O регистры пропускают.

Не все выводы одинаковые - из-за многофункциональности, поэтому может быть подключено разное кол-во элементов к одному выводу внутри кристалла. Это приводит к разной емкости, а эквивалентную задержку добавляют к общей.

Спасибо за ответы, просто мне по первости, распечатанные цифры показались нереальными я и подумал - может чего не догоняю.

Вообще по-хорошему надо учитывать задержки распространения не только внутри ПЛИС, но и внутри самой памяти. В любом случае, чтобы не тратить время зря и не гоняться за миллиметрами принимайте во внимание частоту, на которой будет работать память. В документации Xilinx даётся допустимая величина trace lenght tolerance для разных частот.
Ещё можно протестировать итоговую длину проводников этим инструментом: http://www.xilinx.com/support/answers/58873.html