Коллеги, подскажите, в чем может быть дело.

Имеется плата со Spartan-6 и DDR MT41J128M16HA-125.
На основе Base system builder cоздал проект в EDK, экспортировал в SDK, сгенерировал программу с тестом памяти - работает.
Далее создаю программу Hello World, в linker script все секции прописываю в DDR - не работает.

Заранее благодарен.

А как она из флешки в ДДР попадет?
Загрузчик писать надо.
для тестов надо загрузить бутлуп в ПЛИС в микроблайз, А потом залить программу и стартануть из РАМа. Это если жетагом.

А автономный старт требует дополнительно загрузчика, который будет перепихивать программу из флеш в ддр

Согласен, но как я понимаю, для начала надо убедиться в том, что программа запускается через XMD.

для этого в SDK есть запуск проекта, сначала загружаете в ПЛИС bootloop - это автоматом создаваемый проект, можно в флеш прошить, можно просто грузить каждый раз
А потом вверху SDK есть иконка запустить или отладить. Через них запускаете проект из ДДР на запуск или на отладку

Когда я в SDK нажимаю на иконку "запустить", программа не запускается.

Предположение. Не помню как там у Xilinx, у альтеровского ниоса есть порт мастера данных и порт мастера инструкций. Когда ставишь on-chip ram, то оба этих порта на её слейв порт цепляешь и вектора процессора прописываешь на эту память. С векторами не в курсе, но если вы хотите секцию .text с собственно программой грузить с ddr, то проверьте, что у вас instruction master к ней подключен, может быть в этом дело.

Спасибо. Сейчас, правда выясняется, что наши PCB-дизайнеры сочли возможным заменить low-ESR конденсаторы на обыкновенные. М.б. в этом дело, потому как и тест памяти не всегда проходит...

А где можно про векторы почитать, ссылку не скинете?

У меня самого руки не доходили еще основательно изучить эти моменты. Там основная идея, что есть Reset Vector и Exception Vector. Вам наиболее инетересен первый, т.к. это тот адрес, с которого начинается бут сразу после резета. Можете покопать в эту сторону. Соответсвенно по этому адресу некий асембер, например, лежит, который дальше управление будет передавать.


а сигналы init_done, cal_success, cal_fail проверяете чип-скопом? Может у вас её что-то сбрасывает? Если для некоторых условий тетс памяти проходит, то сама память то целая.

Все это сейчас в EDK, и memory controller там как черный ящик. С левой стороны сигналы на микросхему, с правой - AXIS. Подозреваю, что init_done, cal_success, cal_fail - это некие внутренние сигналы. Если моя версия с ESR-конденсаторами не подтвердится, создам проект в ISE и буду тогда смотреть эти сигналы. Спасибо.

Вы используете контроллер памяти от Xilinx или сторонний? Контроллер должен выдавать на внутреннюю логику помимо AXIS дополнительный набор сигналов, как то: клоки со встроенного PLL, статусную шину и т.д. Перечисленные сигналы должны входить в статусную шину, просто у них возможно будет другое имя. В EDK можно разместить модуль чип скопа, если мне не изменяет память, и подключить его к этим сигналам. Просто эти сигналы первое, что следует проверять в случае проблем с DDR.

Я использую контроллер памяти от Xilinx.
Клоки от встроенного PLL действительного выдаются. Вы правы. Но статусной шины нет. Есть только uo_done_clk. Все остальное м.б. есть внутри, буду смотреть нетлист.

можно мониторить uo_done_cal и pll_locked, по ним уже можно что-то судить.

Сделайте в XPS очистку проекта и повторный экспорт в SDK. Возможно адресация в проекте изменилась и не передалась в SDK.
Когда память тестировали, адреса точно правильные были указаны? Именно DDR, а не внутренней памяти?

покажите картинку с шинами
как у вас шина инструкций и шина данных программ идут?

по поводу ДДР - ОЧЕНЬ!!! важно чтобы их контроллер питался от PLL в их регионе, просто через клок визард назначить клоки нельзя. Я налетел на это и время от времени процессор вис. Про это есть приписка в реф дизайне для ДДР, надо добавлять специальный констраин чтобы использвался верный PLL блок. Посмотрите пример любой с ддр вы увидите это констраин.

Про вектора вам это сейчас вообще не надо. Это все будет после загрузчика. Сейчас для этого bootloop есть он сделает как надо все. Загрузит проц и остановит его в ожидании прошивки для DDR. Попробуйте запустить проц на отладку, если у вас сбои DDR вы это увидите, как только делаете шаг на след инструкцию и она не наступает, то значит память грохнулась, останавливаете брейком и видите что вы черти где и память черти какая... или видит ошибку от жетага.

И еще если у вас в проце есть кеши, их надо инвалидейтнуть перед включением, лучше на первом этапе без них вообще. Это в свойствах проца настраивается.

В S6 ddr3 ввобще без проблем работает, когда создаёте проект визардом прямо в нём указываете ddr3, все настройки правильно визард делает. Потом можно поменять mcb блок на другой. Лучше всего проверить проект на ref плате типа SP605, если всё окей, то на своей. Разводка и пайка своей платы должна быть хорошей, тесты памяти только для младших адресов, они могут проходить, а программа не работать.