Всем доброго времени суток!

Пытаюсь разобраться с DDR3 контроллером, не могу понять, что за тактовые частоты auxhalf clock output и auxfull clock output. Английский хромает, а на русском ни чего найти не могу.

auxfull clock output - это выход тактовой частоты локального интерфейса DDR3 контроллера.

auxhalf clock output - это выход с половиной тактовой частоты локального интерфейса DDR3 контроллера. Этот выход не обязательный и если он не нужен, то напротив соответствующей опции в мегавизарде (Enable AFI half rate clock) надо убрать галку.

А какое значение этой частоты, оно равно частоте тактирования DDR3 памяти? И если равно то хотел бы уточнить это частота самого сигнала или частота передачи данных из/в DDR3 памяти? К примеру если DDR3 работает на частоте 800 МГц то частота сигнала 1600 МГц, или все таки 800 МГц?

Сообщение отредактировал en-valb - Jul 2 2015, 10:58

Значение auxfull clock output зависит от параметра Rate on Avalon-MM Interface. Если, например, Rate on Avalon-MM Interface = Half, то частота на auxfull clock output будет равна половине частоты, указанной в окне Memory clock frequency. В свою очередь, Memory clock frequency - это частота, на которой будет работать DDR3. Здесь имеется ввиду, частота single data rate, т.е. если вы хотите работать с DDR3-1600, то Memory clock frequency = 800 МГц.

Хочу попробовать подключить DDR3 к NIOS II процессору, как в этом случае согласовать частоты процессора и DDR3? К примеру, DDR3 работает на частоте 400 МГц, а NIOS II на 90 МГц. Нужно ли тут как то учитывать кратность частот или контроллер DDR3 все сделает сам? Сейчас разбираю один из проектов Альтеры, там правда DDR2 используется. Правильно ли я понимаю, что добавленные в проект Pipeline Bridge используется для согласования шины памяти и остальных компонентов и Clock Crossing Bridge для согласования тактовых частот?

Zwerg_nase, спасибо за разъяснения по поводу сигналов, теперь стало ясно где и как их можно использовать. Единственное в проекте который я привел в предыдущем посте процессор тактируется сигналом sys_clk, почему нельзя было тактировать от сигнала auxfull, по проекту видно что у них одинаковое значение частоты? У меня есть два предположения: 1) так захотелось, 2) у этх сигналов разные фазы

У меня нет ответа на этот вопрос. Но когда я нажимаю правой кнопкой на auxfull, то qsys не даёт возможность подключить его к чему-либо.

Будьте аккуратнее с NIOS, есть информация что в квартусе ниже 13sp1 будут глюки с сигналом reset: https://www.altera.com/support/support-reso...ionDisplay.html
Работаю c LPDDR2 на CycloneV в 13sp1 через HMC посредством шины Avalon MM. Время от времени контроллер памяти не опускает сигнал wait_request - подозреваю этот же баг, но по идее его быть не должно... Может кто нибудь сталкивался?