Всем привет,

Столкнулся со следующей проблемой: есть плата с 8-битным АЦП, который оцифровывает сигнал с частотой 20МГц и скармливает результат fpga по 8-битной шине. Появилась необходимость захватить данные от АЦП с логическим анализатором (USBee DX). Все казалось бы ок, однако захваченные анализатором данные имеют странные пульсации - их видно в прикрепленном изображении, где оцифрован банальный синус. Стоить отметить, что длина проводков ("щупов" анализатора) в районе 15 см на глаз. Еще отмечу, что при увеличении амплитуды так же растет амплитуда пульсации. Может ли это быть вызванно тем, что лог. анализатор емкостно нагружает выход АЦП и того подглючивает? Или это более похоже на временные несогласования? Что мне попробовать чтоб побороть?

Сообщение отредактировал honeycomb0 - Aug 6 2015, 08:15

Пукалка с частотой семплирования 24MHz не есть средство исследования 20MHz процессов. Если она имеет вход внешнего тактирования (чего, помнится нет) и сможете на него подать внешний такт в НУЖНОЙ фазе, то тогда можно говорить о стабильности захвата.

Естественно что лог. анализатор тактируется от того же источника что и АЦП. А как еще может быть?
В продолжение темы заметил интересную особенность - подавляющее большинство пульсации происходят на переходе через середину диапозона входного напряжения, т.е. через переход '127' <-> '128'. Как понятно, при этом переходе все биты инверсируются. Отсюда два подозрения:

1. Состояние гонки, которое проявляется в особой мере на переходе 127<->128, и менее заметно на других.
2. Во время перехода 127<->128, АЦП вкачивает большой ток на выход, т.к. вероятно что щупы анализатора + припаяные провода увеличивают емкость нагрузки. Таким образом, большой ток внутри самого чипа может "перекосить" землю, что и наводит помехи на вход АЦП. Как-то так.

Осталось рассказать о выборе момента захвата. Насколько он управляем и точен для 20MHz?

Простите, не совсем понял что подразумевается под управлением моментом захвата. Мне не удается найти каких-то данных по таймингу анализатора
Вы намекаете на несогласованность захвата лог. анализатором по времени с выдачей данных от АЦП? Из даташита АЦП видно, что с начала такта клока, есть задержка в районе 12 нс на сам захват и выдачу данных в порт. Т.е. по идее, первые 12нс от всех 50нс периода, данные не будут обновлены. Имея ввиду управление захвата, вы говорите о какойто настройке анализатора, чтобы после такта захват задерживался дабы снять обновленные данные, так?

Я именно об этом

Да.

Нет. На входе "анализатора" появился фронт клока. Но по нему захватывать данные нельзя, поскольку они будут через 12ns. По этой причине Вы считаете, что через полпериода тактовой все будет хорошо и захватывать можно по другому фронту, и это в общем-то так. Но тут ВЫЛЕЗАЕТ во всей красе "анализатор" быстродействие которого оставляет желать много лучшего для 20MHz, тайминги которого НЕ нормированы, но совершенно очевидно находятся в лучшем случае на грани, ввиду того, что максимум его возможностей задокументирован в 24MHz.

Огромное спасибо zltigo. По вашей наводке настроил анализатор на тактирование по спаду, чтоб дать время всем битам АЦП появиться на выходе - и все работает!

Блин, вообще-то у меня даже в мыслях не было, что по фронту пытались . Я думал, что проблемы из-за ограничений анализатора даже через полпериода .
Ну хорошо, что анализатор потянул

Ага, ступил жестоко))