vitan, а) схемотехник, к сожалению, не в курсе.
б) Да я вот думал над этим... Попробовать создать модель в каком нибудь Cadence... Altium вроде не умеет такого, мой опыт в таких вещах весьма скромный, если не сказать, никакой.
Владимир, ну да, чисто логически я это понял.

Ладно, будем разбираться с инструментами моделирования по совету vitana, нужно же когда нибудь начинать.
P.S.: беру свои слова обратно, такие инструменты вроде как в Altium есть.

Сообщение отредактировал NoMemory - Aug 4 2015, 03:05

О каких инструментах речь идет?
Trenz вся подготовка вроде в Altium.
Более того раньше была возможность брать проекты в Altium. Во всяком случае лет 5-7 назад я смотрел несколько проектов.
Ссылки были не прямые, но добраться в некоторых проектах можно было

Хочу воспользоваться советом vitana и промоделировать, посмотреть, что получится. Но первые трудности уже имеются.
Да, но на виду этого я не увидел, у ZedBoard все в свободном, различий в интересующей части нет.

a) ЧЕЕЕГО?? Расстрелять.
б) Правильно думаете. Да и плату сразу там же разводить не помешает.

Ага. И лучше сразу дважды.

Доброго дня всем.
Sanchez , как успехи по аналогу cubietruck? У меня похожий проект с Т-топологией DDR3. И примерно та же ситуация - есть только схема в pdf и всё.
Интересна любая информация.

Привет всем.
Помогите разобраться новичку в DDR3. Что такое single rank и dual rank?
Спасибо.

Випедия
или более доступно
Что такое rank или ранг у модулей памяти
Неужели Гугл уже у Вас не работает?

Всем салют.
bigor, спасибо.
Подскажите, кто знает, возможна ли т-топология клока DDR3.
Набрёл на форум
https://forums.xilinx.com/t5/Zynq-All-Progr...030/td-p/488790
где выложены 2 проекта:
ZedBoard_RevD.2_Gerbers_130516 - как я понял топология Fly-by;
PCB ZC702_REV_1_1_ - как определено на форуме смешанная: адреса и команды - т топология а клок - Fly-by.
Я посмотрел ZC702, даже распечатал - там на клоке т-топология!
Может я ошибся?

Привет всем.
Может кто подскажет из старожилов, если это обсуждалось? Не очень ориентируюсь на форуме и не в курсе прошедших событий.
В ZC702 даже не т-топология. Разделение на 2 ветки, а дальше последовательное соединение как Fly-by, только без терминации.

В продолжении разговора о "prime DQ". Ответ техпподержки microsemi о контроллере памяти в SmartFusion2 в режиме DDR3.
Hello Stanislav, Sorry for the delay. I got the following info from my colleague. +++++++++++ Write and read levelling is not possible with D0 and D7 pins swaped. Normal operation will not have any issues +++++++++++ Let me know if the above response doesnot answer your query. Regards, Prashanth
Все же проблемма DQ0 есть..

Тоже работал с этим тулом. Если проложите цепь агрессор подальше, то ее коэффициент связности естестаенно уменьшится, но ее место займет другай цепь-агрессор, с чуть меньшим коэффициентом связности. Просто нужно стараться соблюдать простые правила при разводке DDR. Определенное расстояние между линиями, определенное длинну, на которой приемлемо вести проводники параллельно, и т.д. Короче говоря нужно не просто уменьшить коэффициент связности какого-то конкретного сигнала, а стараться как можно сильнее уменьшить все коэффициенты связности. Хотя, конечно, экстремальных значений у отдельных сигналов также стоит избегать.


Если кому-нибудь еще интересна работоспособность DDR3 при T-топологии (она же древовидная), могу внести свои 5 копеек. Недавно было разработано несколько подобных плат. Использовалось 4 чипа (два ставились один над другим). Терминации не было. Частота что-то около 450МГц. Моделирование в Cadance System SI показывало работоспособность при 500МГц, в реальности платы работали на частоте что-то около 470МГц (дальше не позволял разгонять процессор). Так что данное решение вполне жизнеспособное, если не требуется более высоких частот. Также плюсом является, что древовидная топология занимает меньше места на ПП. Делался один проект, в котором один DDR-порт процессора разводился как Fly-By, а второй - древовидной. Так вот второй вариант занимает примерно на 15% меньше места.

Сообщение отредактировал gerbity - Nov 2 2015, 11:51

А вот это для меня загадка - каким образом Т-структура с кучей переходных в зоне разделения ветвей может быть меньше чем fly-by без этой зоны??? При одинаковом числе чипов это очень странно...

Ну это может сильно зависеть от конкретной топологии. Например, у Xilinx седьмой серии при ширине шины болеее 32 бит, шина адреса-управления будет лежать между банками данных и чтобы пройти их все последовательно fly-by надо закрутить петлю на 270 градусов - места съест вагон.

нечто подобное как раз и было на нашем SoC, также площадь съедают резисторные сборки для терминации, которую можно не делать в древовидной структуре