Есть несколько тактовых сигналов приходят в модуль делителя. Задержка(фаза) этих сигналов изменяется произвольно. Их нужно поделить на два без потери фазы. Сейчас сделал деление по переднему фронту, проблема когда задержка около 180 или 360 градусов при синхронизации делителя происходит перескок. Как засинхронизировать делитель что бы не было перескоков, может нужно использовать специальный делитель ?

что такое синхронизация делителя?

Опять не понятно написал ( ссори. Два сигнала нужно поделить на два. После будет измеряться задержка между этими сигналами. В момент захвата нужно что бы после делителя сигнал сохранял фазу от 0 до 360. Иногда происходит перескок.

заведите эти 2 сигнала на клок д триггера, замкнутого на себя через инвертер, и будет вам делитель на 2, какая тут фаза может перескочить?

В момент захвата иногда перескакивает. Измерять нужно задержку между этими клоками их нужно правильно синхронизировать что бы измерить 0 до 360 градусов. Сейчас еще раз проверю может что то не так сделал. Примерно так сделано. Каждый сигнал проходит через такой делитель.

для xilinx

module clk_div(clk,clk_div2,rst);
input clk,rst;
output clk_div2;

FDCE FDCE_inst (
.Q(clk_div2), // 1-bit Data output
.C(clk), // 1-bit Clock input
.CE(1'b1), // 1-bit Clock enable input
.CLR(rst), // 1-bit Asynchronous clear input
.D(~clk_div2) // 1-bit Data input
);

endmodule

Т триггер всегда описывал так



никогда с этим не было проблем ...
может у Вас есть пересечение клоковых доменов?

а пути сигналов по кристаллу учитываются?

Все от одного клока тактируется по переднему фронту.

Нет не учитывал, частота не высокая Кгц, не думал что это может влиять.
Один момент на вход модуля делителя поступают два клока из другого устройства фаза этих сигналов гуляет произвольно. Убирается сигнал сброса в делителе, он должен захватить входные клоки и на входе выдать два клока /2 фаза которых должна быть такая же как у поступающих на вход. Если тригер использовать иногда происходит перескок.

погодите у вас такая схема

always @(posedge clk)
begin
clock1 <= clock1_in;
clock2 <= clock2_in;
end

то есть вы по фронту какого-то высокочастотного клока захватываете внешние произвольные сигналы?

Да. Сигналы не высокочастотные Кгц, а основной клок 120Мгц.

Вот Вам и пересечение клоковых доменов


т.е. здесь должно быть по 2 регистра

Не совсем понял как сделать, последовательно два регистра ?

смотреть здесь
рисунок 3

И тогда делить на 2 (либо Ваша схема Т триггера) - на частоте кГц, а заводить на 120 Мгц уже деленную на 2.
Это если я правильно понял Вас

только надо понимать что разрешение по разности фаз упадет до синхронизирующей частоты. И не очень понятно зачем делить на 2 перед определением разности фаз, когда можно это сделать сразу для полной частоты?