| |
|
  |
 Связь между ПЛИС, посоветуйте пож-та |
|
|
|
|
 Sep 22 2015, 13:56
|
я только учусь...
Группа: Модераторы
Сообщений: 3 447
Регистрация: 29-01-07
Из: Украина
Пользователь №: 24 839
|
Цитата(vikk @ Sep 22 2015, 16:23)  Нужно объединить две ПЛИС (Ария5), нужна большая пропускная способность (~3 Гбайт/с), хотелось бы соединить гигабитными трансиверами, чтоб ноги не тратить. Но, процессорного ресурса нет.
Есть ли у кого-нибудь опыт организации такого интрерфейса, чтобы был не тяжелый протокол передачи? упрощенный PCIe, либо свой протокол. есть hard ядро PCIe в плис (возможно)
--------------------
If it doesn't work in simulation, it won't work on the board.
"Ты живешь в своих поступках, а не в теле. Ты — это твои действия, и нет другого тебя" Антуан де Сент-Экзюпери повесть "Маленький принц"
|
|
|
|
|
|
|
|
Sep 22 2015, 14:40
|
Участник
Группа: Участник
Сообщений: 32
Регистрация: 1-04-15
Из: Тверь
Пользователь №: 86 019
|
SerialLite посмотрите. Я с ним никогда не работал, но по описанию похоже на xilinx'овскую Aurora, на которой связь между ПЛИС'ами ораганизовывалась довольно просто без всяких процессоров.
|
|
|
|
|
|
|
|
Sep 22 2015, 14:41
|
Местный
Группа: Свой
Сообщений: 310
Регистрация: 28-01-13
Из: Лондон
Пользователь №: 75 384
|
В Xilinx есть Aurora, в Altera есть SerialLite II/III. Это уже готовые корки и протоколы для быстрого LVDS точка-точка. Цитата The SerialLite II protocol, like its predecessor, is defined as a lightweight point-to-point serial interconnect with low protocol overhead, minimal data transfer latency, and a range of optional features to minimize logic requirements for the most cost-effective implementations.
SerialLite defined a full-duplex protocol based on a 16-bit datapath width (per lane), which resulted in minimal logic consumption for applications requiring symmetrical (transmit and receive) lane widths with lane rates from 1.6 to 3.125 Gbps.
SerialLite II builds on the success of SerialLite with optimized support for simplex, asymmetric, and broadcast data flows, and extended scalability with optional datapath widths (8-, 16-, or 32-bit per lane) for optimal implementations of lane rates below 1.5 Gbps and up to 6.375 Gbps.
|
|
|
|
|
|
|
|
Sep 22 2015, 14:53
|
Гуру
Группа: Свой
Сообщений: 3 106
Регистрация: 18-04-05
Пользователь №: 4 261
|
Цитата(count_enable @ Sep 22 2015, 18:41) В Xilinx есть Aurora, в Altera есть SerialLite II/III. Это уже готовые корки и протоколы для быстрого LVDS точка-точка. А еще есть JESD204B: Цитата The JESD204B MegaCore function has the following key features: Lane rates of up to 12.5 Gbps
|
|
|
|
|
|
|
|
Sep 22 2015, 19:16
|
Частый гость
Группа: Свой
Сообщений: 119
Регистрация: 16-07-07
Из: Тула
Пользователь №: 29 160
|
Цитата(MrYuran @ Sep 22 2015, 18:19) RapidIOСлышал краем уха много лет назад Если ее на xilinx официально покупать это получится около 35 000 $ Хотя, конечно, есть варианты... Ну и руками там дописать кой-чего придется
|
|
|
|
|
|
|
|
Sep 22 2015, 21:51
|
Профессионал
Группа: Свой
Сообщений: 1 687
Регистрация: 11-01-05
Из: Москва
Пользователь №: 1 884
|
Цитата RapidIO RapidIo по тяжести ничем не легче PCIe, в силу специализированности и редкости гораздо сложнее. Оптимально Aurora etc
--------------------
Если хочешь узнать, что ждет тебя на дороге впереди, спроси у тех, кто возвращается по ней.
|
|
|
|
|
|
|
|
Sep 23 2015, 09:44
|
я только учусь...
Группа: Модераторы
Сообщений: 3 447
Регистрация: 29-01-07
Из: Украина
Пользователь №: 24 839
|
Цитата(vikk @ Sep 23 2015, 12:24) Всем спасибо.
По SRIO сразу нет - занимает кучу места и стоит также.
SerialLite и Jesd204B - похоже на то, что надо. Однако они платные судя по всему. Цену еще предстоит узнать. И, кстати, Jesd204B тоже требует начальной конфигурации судя по наличию порта Avalon_mm.
PCIe - хард блоки, отсутствие лицензии. Но надо решить вопрос о начальной настройке.
Почитал ссылку про проект dsmv PROTEQ - идея понятна, в альтере один к одному использовать не удастся. А как раз собственной разработки и отладки хочется избежать - первая мысль такая была: взять гигибтные трансиверы и написать обвзяку в виде Авалона, например, или Амбы. Но времени нет.
Текущее решение: Э3 модуля буду делать с учетом связи 2-х ПЛИС по PCIe(hard). А пока подумаю на протоколом - или сериаллайт приобретем, или сами напишем или PCIe активируем. а это не подойдет?+ обсуждение - чуть-чуть не в тему, может что-то интересное подчерпнете PS перечитал - Вам такое уже предложили
--------------------
If it doesn't work in simulation, it won't work on the board.
"Ты живешь в своих поступках, а не в теле. Ты — это твои действия, и нет другого тебя" Антуан де Сент-Экзюпери повесть "Маленький принц"
|
|
|
|
|
|
|
|
Sep 23 2015, 14:06
|
Знающий
Группа: Свой
Сообщений: 555
Регистрация: 14-10-09
Пользователь №: 52 939
|
Можно взять протокольную часть из SpaceWire, например. http://snebulos.mit.edu/projects/reference...SS-E-40-12A.pdfТам как раз есть SOP, EOP и flow control(для них можно будет использовать К28.х символы). на opencores вроде был. Выкинуть DS код(можно сказать что это PHY уровень) и прикрутить трансиверы. Место он много не отожмет это точно
|
|
|
|
|
|
|
|
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|
