Всем привет!

Горячий вопрос: выровнены ли дифпары в коннекторах AirMax? имеется в виду выравнивание электрических длин не трасс дифпары, а дифпар между собой. Физические длины дифпар различаются, это очевидный факт: длина проводников уменьшается по мере приближения к плате, см. рисунок.
Ухудшает ситуацию то, что рассогласование линий передачи между фронт- и реар-платами, вызванное несогласованностью дифпар в коннекторе AirMax, будет вдвое больше, чем между любой из плат и бэкплейном, потому что последовательно включены два таких коннтектора.
На разведённой печатной плате несколько CPCI-Serial интерфейсов, и отдельные группы дифпар выровнены между собой с точностью 0.1 мм .

Вопрос возник перед сдачей в производство. Найти ответ в даташитах на AirMax не удалось.

Прошу помочь.

Тащите лейны по одному уровню и не парьтесь.

Платы очень плотные и полностью разведены.
Перекладывать 13 пар очень сложно, плюс на плате-компаньоне та же история...
Другое дело - добавить до пары мм в пары.
Вопрос, сколько именно добавить и в какую пару?

Для частоты 1ГГц длина волны в меди 2/3*30см = 20 см. Делая запас в четверть, получается допустимый разброс 5 см. Вот с такой точностью и выравнивайте.
Когда-то давно разводил LVDS (цыклон 3й 420 МГц + ДДР) и интересовался этим вопросом. Где-то вычитал длину 22 дюйма, но может быть и опечатка и тогда 2,2 дюйма. Сделал всё в 1ом слое и выровнял с точностью до сантиметра. Работало.

Полазил по докам PXIexpress.
Общий бюджет на джитер 90пс (с системной платы через бекплейн на периферийную плату), хотя потом написано, что бейплейн должен компенсировать разброс разъёмов, но допускается 10пс оставить. ))
Lane to Lane skew 1600ps (peripheral 0.2ns, backpalne 1.0ns, system module 0.4ns)

Что вы там выравнивать кроме внутрипарных разбросов собрались?
Вы распиновку стандартную используете? Полагаю, недопустимо разбивать пары по контактам не принадлежащим одной паре в стандартой распиновке.

По поводу характеристик разъёмов, можно посмотреть TE'шные:
http://www.compel.ru/2015/08/31/razemyi-dl...te-connectivity
Но полагаю, что требования к геометрии скорее всего идут из одного из PCI стандартов.
У нас не нашел, т.к. делал только периферийный модуль, а к нему требований компенсации нет.

Скорость шины (Лейна): 7.4 Гбит на одной и до 12.5 Гбит на второй.



Я полазил по основным производителям, упомянутым в рекомендациях стандарта CPCI-S: FCI и TE. На эту тему - ни звука.
Заказчик (он у нас серьёзный) расторомошил FCI, те тут же прислали "конфиденциальные" данные по задержкам, и в парах, и между парами. Мне некогда пока, не смотрел, но наши говорят, что данные противоречивы.
Похоже, что проблема нарисовалась недавно и не только у нас. Народ понемногу переходит на высокоскоросные интерфейсы пред- и последних поколений...

Проясните поподробнее эти цифры. А то берут шину 16 бит и 840 МБит и заявляют 12 ГБит/сек
Для FR4 предел 4ГГц

Сообщение отредактировал mcheb - Oct 2 2015, 14:40

DesignCon 2004:  Northrop_Grumman.pdf ( 4.58 мегабайт ) Кол-во скачиваний: 204

а мужики то не знают.
В далёком 2004 году уже всё было известно про 10-гигабитные каналы.

В 2004, Карл!

Я конечно извиняюсь, но собственно наверно надо выравнивать задержку между дифпарами, а в самих диф.парах получается фазу выравнивать. и да, длина задержка распространения не так уж и сильно привязана к физической длине проводника, та же Аллегра, при трассировке ДДР3 вполне себе по констрейнам выравнивает задержки и фазы, при этом длины проводников могут отличаться достаточно. Я просто хочу сказать, что выравнивание длины дорог и дифпар междусобой - не значит выравнивание распространения сигнала. опять же, в ФР4 диэлектрике, скорость распространения одна, а в разъемах с диэлектриком - воздух - саааавсем другая.
я бы ровнял по длинной дифпаре в ряду, плюс фазу петельками из-за углов

Сообщение отредактировал bloody-wolf - Oct 2 2015, 19:01

В оригинале это так
RocketIO / RocketIO X MGT Cores
The RocketIO and RocketIO X Multi-Gigabit Transceivers
are flexible parallel-to-serial and serial-to-parallel embedded
transceiver cores used for high-bandwidth interconnection
between buses, backplanes, or other subsystems.
Multiple user instantiations in an FPGA are possible,
providing up to 100 Gb/s (RocketIO) or 170 Gb/s
(RocketIO X) of full-duplex raw data transfer. Each channel
can be operated at a maximum data transfer rate of
3.125 Gb/s (RocketIO) or 6.25 Gb/s (RocketIO X).

Меньше надо рекламным материалам доверять.

и там же

- Differential signaling
· 840 Mb/s Low-Voltage Differential Signaling I/O
(LVDS) with current mode drivers
· On-chip differential termination
· Bus LVDS I/O

дле тех кто в танке - в 2014 году была характеризация на 40 ГБит/с.
 40GB_Harting.pdf ( 945.42 килобайт ) Кол-во скачиваний: 144

а мужики то не знают.

обе платы Ro4350 0.1 мм


Шина - single Lane, стандарт JESD204B subclass 1, одна дифпара, 100 Ом дифф. Длина дифпар порядка 60 мм.
Материал - Ro4350, толщина ~ 0.1 мм. Проводник - медь 17 мкм (+ осаждённая медь 17 мкм - уточняется), покрытие - имм. золото.

Предел для чего?



Ага, и в PICMG тоже не в курсе были. Кандидат на 10Гбит уже в 2005г. был, однако. Правда, резину после того тянули долго.



Вы считаете, что Ксайлинсы и всякие Альтеры всем нагло врали и вводили в заблуждение всю мировую общественность?
Чес слово, даже не смешно.





Нет.
Где-то должны быть данные задержек в пикосекундах. Как их перевести в мм - вопрос не сложный.

Разбег в дифф. паре лучше выравнивать до суммарных 0.5мм.
Есть некоторые разнотолки по разным рекомендациям, но в целом проще придерживаться именно этой цифры (диапазон 1...10Гбит/с).
И само собой, разбег в разъёмах надо компенсировать. В обязательном порядке с привязкой к конкретному типу разъема.
Если задержки не специфицированы у одного производителя, надо искать другого.



А в чём противоречие, если указаны конкретные задержки?

Противоречий не нашли. Как оказалось, это было первое впечатление.
Решено прекратить поиски и подправить разведённые дифпары в соответствии с полученными данными.

Вопрос закрыт. Успокаивает отсутствие чудес.

Всем благодарен.
Удачи!