Всем привет!
У меня вопрос по mig-контроллеру и его подключению по axi - схема такая: mig - мастер, слэйв - мое ядро, задача - прочитать одним берстом по всем адресам, тот вариант< который я реализовал показывает, что ддр не всегда готова выдавать данные в течение этого берста(может там рефереш происходит или это из-за пауз между транзакциями на шине), так вот вопрос - возможно ли вообще через акси считать все одним берстом без перерывов(ну или с незначительными паузами)?

Kintex 7, ddr2 шина 16 бит, внешний клок 200МГц умножается до 400 и тактирует ддр, юзер клок 2:1(200МГц) и соответственно акси шина 64 бита
Буду рад если кто-нибудь подскажет что конкретно нужно копать - инфу на акси интерфейс, миг или саму ддр, так как природа этих пауз в чтении мне не совсем ясна(а в прочитанных гайдах я пока ничего похожего не увидел).

Приветству!


Одним бурстом нельзя - так как согласно спецификации AXI4 - максимальный размер бурста = 256 слов.
Тоесть - теоритический предел шины ~99.6% при бурсте 256 и очереди запросов на чтение/запись >4.

Понятие "незначительные" очень растяжимое.

Успехов! Rob.

Спасибо за ответ, незначительными для меня являются такие задержки, которые я смогу сгладить небольшой фифо примерно 2X36k на брамах например - записав практически полностью начинаю читать; 4 перерыва по несколько тактов такая схема естественно переживет< но у меня этих перерывов многовато...

Сообщение отредактировал Lutovid - Oct 9 2015, 13:22