Здравствуйте!
Подскажите, пожалуйста, имеется:
Xilinx КС705, Vivado 2015.2 и example_design корки Ethernet Subsystem (MAC и 10GBase-R).
После имплемента example_design'а в Constraints Wizard имеются клоки (RXOUTCLK и TXOUTCLK, которые выходят из GTP_channel) с незаданной частотой(они соответственно окрашены красным цветом в окне Constraints Wizard),в XDC файле example design'а эти клоки не заданны, тайминги сходятся. По-хорошему клоки должны быть определены, поэтому задаю им частоту, но в таком случае после имплемента тайминги проваливаются внутри корки, как раз в части RX PCS, связанной с 64-bit data path.

RXOUTCLK и TXOUTCLK = 322.26 MHz

Что делать?уйти от ограничения клоков?или как-то по-хитрому задать ограничения?пробовали играть с разными стратегиями синтеза и имплемента, но тайминги все равно не сходятся.

Вы уверены, что там 322.26, а не 156.25 ?
156.25 Mhz * 64 bit = 10 Gb

Internal to the core, the Phase FIFO and the Elastic Buffer
modules take care of translating the TX and RX datapaths respectively between the
coreclk/coreclk_out clock domain and the separate 322.265625 MHz clock domains
derived from the TXOUTCLK and RXOUTCLK ports of the transceiver.
номинал - 322.265625 MHz так как 64/66 кодирование.

Кодирование здесь ни при чем.

При выходной шине XGMII 64 bit - user_clk = 322, user_clk2 = 156
При выходной шине XGMII 32 bit - user_clk = 322, user_clk2 = 322

Ограничения заданы внутри ядра, если подключен .xci
Помимо ограничений на 322 МГц там еще заданы соответствующие false_path's
(можно подсмотреть в папке /sources/ip/ten_gig.../synth/*.xdc)