Присоединяюсь к вопросу. По сылке все разжевано буквально. Картинки, правда зачем-то еще напиханы. Видимо в этих-то картинках чего-то Автор и не нашел, а читать буквы и думать не стал .

Спасибо, AHTOXA, обязательно. Завтра попытаюсь сделать скриншот с Hard fault viewer.
Меня огорчает отсутствие идеи отчего может вылететь... Я не один Hard fault разрешил и, в основном, были проблемы с управлением памятью. Тут не в памяти дело...

Попытался просимулировать дома, без RTX : прерываний тьма, Hard fault не происходит. Специально задерживал обработку - фиксировал вход с необработанным прерыванием. НЕТ проблем.

Сообщение отредактировал pitt - Oct 18 2015, 23:59

Открываем Cortex-M3 Technical Reference Manual либо юзер-мануал на какой-либо МК с ядром Cortex-M, ищем "Hard Fault Status Register", "Configurable Fault Status Registers", "Mem Manage Address Register", "Bus Fault Address Register", "Auxiliary Fault Status Register" и пр. И внимательно читаем.
Далее - пишем ISR HardFault, в котором применяем полученные пунктом выше знания.

Вижу, документ свой Вы так и не прочитали.

Ну а смысл в этой картинке, если MMARVALID=0?

So what is the fault reason then?

The processor has attempted to execute an instruction that makes illegal use of the EPSR.

Thank you, but could you please not just quote Keil web site and give me some more useful clues.
ARM

Сообщение отредактировал pitt - Oct 19 2015, 16:03

The UFSR has bit 1 set reporting an attempt to switch to an invalid state. The HFSR has bit 30 set indicating that the Usage Fault was escalated to a Hard Fault. This is consistent with the debugger source window that shows the PC at the Hard Fault handler address.

Thank you.
What could be causing this to happened? As I stated before, I wasn't able to simulate such condition at home without RTX.

An attempt to switch to an invalid state.

Obscurum per obscurius

Прочитайте наконец свой же документ со стр. 12 и ниже.