Можно использовать просто логический элемент (И или ИЛИ), а можно в связке с D-latch (синхронная защелка, не путать с асинхронной - RS или JK защелкой). Защелка помогает избежать метастабильности, поскольку полтакта маскирует переходные процессы. Если действительно хотите разобраться с работой синхронных защелок, погуглите про Time borrow. Только тогда станет понятно, зачем их используют для clock gate.


У синхронного D-триггера все входы синхронные, за исключением (опциональных) асинхронных сброса и установки. CE всегда синхронный.


Что такое иголки? Скважность, отличная от 50%, или помеха? В обоих случаях, если триггер вообще работает (переключается) с таким тактовым сигналом, и информация успевает пробежать в логике за требуемый период (период = длительность двух фаз), то проблем нет. Таким образом, все зависит от иголки - периода, и длительности короткой фазы. При неудачном раскладе вам грозит метастабильность и ложное срабатывание триггера. Лучше всего это видно в моделировании на спайсе.

В Ч3-66 как раз нет листа со схемой счётчика. Во втором нету вообще схемы. Что я там должен был увидеть? Может просто на словах расскажите что там?Метрология определяется опорным генератором. Всё остальное цифра. Чем приведённая схема плоха я не очень понимаю. Поделитесь?Частотомер измеряет количество пришедших импульсов за единицу времени. В случае непрерывной частоты полученное число совпадает с частотой. В других случаях это просто число импульсов. Опять же если мы говорим про частотомеры прямого счёта. Т.е. те где можно считать импульсы напрямую. Само собой какие нибудь радиочастотные Гигагерцовые работают на других принципах и само собой к ним другие требования к частоте.

Означает ли это что защёлка свободна от метастабильности? Или на защёлку нужно подавать тоже синхронный строб?Я не спрашивал ЗАЧЕМ. Я спрашивал почему латч а не триггер. Триггер тоже отлично маскирует переходные процессы.Это очевидно. Вопрос был про clock enable для всей схемы включая латч и элемент И. Позволяет ли вся эта схема использовать асинхронный вход управления клоком или нет?Сигнал очень короткой длительности. Единичный импульс длительностью например 1нс, 500ps, 250ps и т.д. Где граница после которой триггер не сработает или сработает с глюками? Какими?Есть доки про метастабильнось именно от иголок а не от несоблюдения сетап-холд? Я таких док не нашёл.Ага этим и занимаюсь

Это синхронные схемы. Управление защелкой - строго синхронный сигнал, с выхода синхронного триггера


Пережимает клок логический элемент (И/ИЛИ), управляемый синхронным сигналом (с выхода триггера). Если внимательно посмотрите диаграммы, то увидите, что пережатие происходит не всегда безопасно -есть риск возникновения глитчей в одном из полутактов. Чтобы их замаскировать используют защелку, которая маскирует глитчи ровно полтакта. Но можно обойтись и без нее.


Очевидно. Управление пережатием клока - это синхронный сигнал (т.е. с триггера).


Что за асинхронный вход управления клоком? СЕ? это синхронный вход. Прочитайте статью в моей подписи, там как раз про clock-gate написано, в частности. Может быть, поможет найти ответ. Потому что я не очень понял вопроса.


Чтобы ответить, надо моделировать на спайсе конкретную схему. Кроме длительности важна амплитуда и наклон фронта/среза сигнала. Если речь только о ПЛИС, в доке должны быть указаны жесткие требования, предъявляемые к форме внешнего тактирующего сигнала.


Триггер - это автомат. Но автомат реализован в базисе КМОП элементов. У которых есть переходные характеристики, емкости (нелинейные) входов, и т.д. Во временном моделировании этот элемент представлен в виде модели - источника напряжения, у которого все задержки отнесены к выходам. Т.е. временное моделирование ответа не даст - моделировать глитчи бесполезно. Обычно, их просто стараются избежать. А вот моделирование на спайсе - даст ответ. Но поскольку спайс моделей транзисторов, и схемы элементов вашей ПЛИС, вы не найдете, то точные ответы и на ваши вопросы можно получить только у разработчиков ПЛИС (т.е. у сотрудников фирмы-производителя ПЛИС).

Некоторые источники в инете говорят обратное. По этоу я и засомневался например тут:
 Challenges_In_Verification_of_Clock_Domains.pdf ( 297.41 килобайт ) Кол-во скачиваний: 170

На стр 5 они утверждают что на латч можно подавать именно асинхронный сигнал и всё будет ок. По этому у меня и возникли сомнения. И пока я вижу единственную проблему этой схемы это глюк если CE придёт на латч близко с клоком который фиксирует это состояние. Будет мметастабильность на выходе как я понимаю. Но я могу чего то и не догонять.Понятно что будут нюансы связанные с конкретной реализацией. И считал что есть хотя бы теоретическое поведение схемы. Примерно как это сделано для несоблюдения сетап-холд. Т.е. одно явление описано ярко и многократно. А второе почти никак. Вот и интересно почему. Может нет никакого явления?Это понятно. Но любопытно глянуть хоть на какой триггер. Пока модель не могу найти нормальную

Сообщение отредактировал MegaVolt - Nov 12 2015, 12:41

Полностью поддержу Shivers.

Если ваш тактовый сигнал имеет duty cycle, сильно отличающийся от 40...60%, либо имеет просечки (glitch), то вы имеете дело не с синхронной схемой, а с асинхронной. При этом про t_setup и t_hold, равно как и метастабильность можно забыть, поскольку они определены и имеют физический смысл только для синхронных схем.
Асинхронные схемы анализируются в SPICE.

Это немного другое. Я писал о типовом использовании c-gate в одном клоковском домене. А здесь затрагивается вопрос CDC (clock domain crossing).
Пересинхронизация из одного домена в другой всегда связана с метастабильностью, поэтому схема (на стр. 5, рис. 5) используется в CDC, но в тексте прямо написано что будут глитчи, и с этим ничего не сделаешь.

Если не секрет откуда взята эта информация? Ведь для синхронной схемы есть по сути два понятия и оба они отсчитываются от переднего фронта. Про задний вроде как умалчивается.

Приветствую!

Если параметр явно это не указан в datasheet для практического применения я принимаю за минимальный pulse width длительность полупериода максимальной частоты которую можно подать на заданный клок. Все что меньше считается недопустимым и не гарантирует корректную работу.

Клок с duty cycle !=%40..%60 это нормально и не коим образом при этом не получается асинхронной схемы.

Успехов! Rob.

я бы сказал, что у данного утвержения слишком много "если".
на практике, при сборке блока в проекте ПЛИС на предельных частотах (например, 670-710 МГц для xilinx), при duty cycle = 30-70% гораздо больше шансов "развалиться" по времянкам чем при duty cycle = 45-55%.
для того чтобы убедиться в этом достаточно честно указать duty cycle в SDC.

Взял последнее из того до чего смог дотянуться - Agilent 53132A: клок и интервал поступают на обычный JK триггер MC10H135FNG. Входной клок на С, гейт на JK. Правда выход они обрабатывают интересно. На выходе стоит компаратор который и выдаёт младший бит.

Эта вся защита от метастабильности. Я вполне допускаю что компаратор и является этой защитой если порог срабатывания настроен выше или ниже метастабильного уровня на выходе логики.

Сообщение отредактировал MegaVolt - Nov 16 2015, 08:30