Да почему же? Если без привязки к аппаратным особенностям? Те корки, которые я сам для для себя пишу, у меня успешно переезжают из проекта в проект. Было дело - переехали из 3-го Циклона в 5576ХС4.
Здесь, конечно, интересно узнать про конкретные ядра, а не про какие-нибудь.

А где можно получить документацию более детальную? (кроме официального запроса)

Интересует организация блоков памяти и их возможные конфигурации.
Есть ли JTAG интерфейс с поддержкой Virtual JTAG или похожий.
Из IP в первую очередь SignalTap, ну или VJTAG. Без этого сложно на реальном железе что-то делать.
Или писать доморощенные интерфейсы или эмулировать Альтеровский TAP и работать как с Циклоном?

По триггерам она меньше чем 5576ХС4 и несколько медленнее. Процентов на 10. Видимо из-за того что ячейку сделали более сложной, а тех.процесс тот же. Поэтому сложно назвать ее большой плисиной. Единственным плюсом является наличие умножителей.

отлаживаться придется на альтере. потом готовые куски перенесёте.

по workflow там предлагают брать post-fit нетлист из квартуса и затем, похоже, тупо "натягивают" его на реальные ячейки, так что я считаю, что под большим вопросом также корректность STA.

STA у них свой

Мне вот интересно как "натянуть" 4-х ходовые ячейки на 3-х ходовые.
Тем более у Альтеры либо 10 ячеек в циклоне или 16 в более старших.
А в пятом семействе уже 8 но 6-ти ходовые ALM, тоже никак не упаковать.
Только во асексах/флексах было 8 ячеек кажется, но они все тоже 4-х ходовые.

Это только если пост-мап нетлист использовать и включить режим синтеза 3-х ходовых лутов.
Но протом роутинг самим делать?

Кстати по системе команд JTAG (Instruction Set), кто может поделиться информацией?
А то в доступных доках не нашел ничего.

А можно подробности? Отдельная программа? Можно купить?

Нет, не отдельная. В комплексе с мапером, роутером и битгеном. Купить можно.

Тут я похоже погорячился, оказывается ЛАБ состоит из 8 АЛМ по 8 входов.
Каждый АЛМ содержит 8 3-х ходовых лутов.
Каждый АЛМ может выполнять одну 6-ти ходовую или две 5 ходовые функции.
Т.е. это уже "почти" Stratix II.


Очень интересно. Если почти все есть свое, то смысл тогда использовать Quartus?
Только для синтеза? Можно тогда открытый/бесплатный софт использовать.
Или есть завязки внутренние именно на Quartus?
А маршрут, то как тогда выглядит:
В Quartuse выбираем StratixII. Делаем синтез. Получаем нетлист. И все.
Дальше в родном софте выполняем упаковку, трассировку, временной анализ.
Получаем выходной файл.
Интересно как отладку проводить? И на чём?

Да, все так. Только выбираем EP2C8F256C8 (для 024). Что подразумевается под отладкой? Сигналтап? Видимо собственным анализатором. Для 5576 я свой делал.

Под отладкой подразумевал Сигналтап. Интерфейс привычный и удобный.
А восьмерку производитель рекомендует или это из-за нужного количества ВВ в корпусе.
А по JTAG, то он как определяется? Custom или EP2C8?

ПС: У меня такое впечатление сложилось, что (ТС014 и ТС024) это физически один и тот же чип, но у одного часть ресурсов заблокирована.

Производитель. Джитагом еще не трогал, только начал с разбираться с софтом и микросхемой.

Поделитесь, кому не жалко, информацией о микросхеме.
От производителя не дождёшься.
Пока есть только выписка из ТУ.

Посмотрел из описания:
Программируемый режим циклической
перезаписи конфигурационной памяти
(SCRUBBING)…………………………..……имеется

Режимы последовательной
и параллельной загрузки
конфигурации ПЛИС по
специальному загрузочному
порту…………………………………………..имеется

Интересно почитать поподробнее.

Не поделитесь информацией если уже что-то удалось сделать.
1. Интересует в каком формате нетлист принимает "родной софт" (blif, vqm, cdb или другой)?
2. ПО привязано к конкретной версии QII? Или подходит любая версия, которая поддерживает СII?
3. Удалось ли попользовать встроенную память и уножители?
4. Можно ли инициализировать встроенную память без полной перекомпиляции проекта?
В описании пишут, что память можно инициализировать отдельно, но есть ли поддержка в ПО.
Кстати ПО консольное или GUI?

ПС. По JTAG удалось таки подключиться?