На плате планируется реализация Ethernet в связке с Artix.
Задача: при включении питания? ПЗУ должна прошивать Artix, затем во время работы должна быть возможность обновления прошивки в ПЗУ через Ethernet и Artix (не по JTAG!!!).
В предыдущей реализации был Spartan-6 и сервисная ПЛИС Spartan 3AN. Т.е в регулировании процесса чтения и записи в ПЗУ участвовал Spartan 3an.
Хочу исключить из этой цепочки Spartan 3an. Что лучше поставить в качестве альтернативы или может вообще можно обойтись без контроллера??

Сделать внутри Артикса систему на микроблейзе с контроллером SPI. Продумать логику переключения разных прошивок. На тему Hot reconfig есть хороший пример именно под Артикс.

Cсылочку на пример дадите?

XTP226 и Вот.
Там немного разные методы, почитайте - выберите какой вам больше подходит.

P.S. Прошивка SPI-Flash через JTAG в Impact так и сделана:
Impact загружает в Artix "свою" прошивку, а потом ( от Jtag через ПЛИС) записывает в SPI-Flash Вашу.

Допустим SPI FLASH программируется через IMPACT. Artix- мастер. т.е cclk - выходной. Впорос: после выкл/вкл питания, откуда на пине cclk появится такт, и какой частоты? Как выбрать Rev (номер прошивки) зашитой в Flash?



Сообщение отредактировал maxics - Dec 11 2015, 09:20

Режим конфигурирования при включении выбирается специальными ногами M[2:0]. Направление такта расписано в ug470 p.21 в зависимости от режима. Скорость с которой будет загрузка указывается в конфигурационном файле в заголовке. После вычитывания заголовка, ПЛИС сама меняет скорость такта на указанный в конфигурационных данных. Расчет максимальной скорости конфигурирования описан в ug470 p.54. Загрузка всегда начинается с первого битсрима в конфигурационной памяти. Дальше в этой прошивке можно реализовать алгоритм переконфигурации ПЛИС с другим битстримом лежащем во flash.

Такт с ножки cclk идет с какого-то внутреннего синтезатора(генератора)? Опорный такт для этого нужно куда-то подключать?

Нет, ПЛИС самодостаточна, внешних генераторов не требуется. Причем этот такт не очень стабильный, заявленные отклонения +-50% от номинала (ds181, p. 56)

Спасибо.
Ещё вопрос. Предположим, что начальная прошивка загружена. Как дать команду ПЛИС загрузить другую прошивку с определённого адреса?

ug470 ch.7 p.137

В описании на AC701 дана такая схема:


По ней понятно, что есть

MOSI DQ0
MISO DQ1
DQ2 DQ2
DQ3 DQ3
SB (chip Select)
Clk

С информационными ногами всё ясно - 4 штуки - максимум для скорости 4х.
CLK ПЗУ соединяется с CCLK Xilinx, который находится в режиме Master и сам генерит этот клок.
Это всё замечательно работает если мы заливаем прошивку в ПЗУ средствами IMPACT (по JTAG).
Пин CCLK - dedicated, т.е. доступа в UCF к нему нет, в отличие от информационных (MISO и т.д.)
Как мне прошить SPI флэш через ПЛИС.
Как подать такт для залития прошивки в ПЗУ?
Доступа к CCLK - то нет. А без такта никак.

Документов у Xilinx много. Я советую поставить DocNav и сделать полнотекстовый поиск по документам в интересующей категории. Ключевые слова STARTUPE2 и ICAPE2. Как мне кажется гуглить за вас здесь никто не будет.