Есть проект Е1 портов (подавитель джиттера, HDB3/NRZ кодер/декодер, выделитель клока из данных).
Проект в целях экономии (такова политика моего начальника) отлаживался на флексе 6016, все было ок.

Опять же в целях экономии было решено на готовом блоке использовать циклон. Сейчас пришли блоки с циклоном и возникли проблемы.

Одну из проблем я нашел- при подключении входа на выход сигнал не проходил, оказалось начальник в схеме снял несколько кондеев с питания плисины (с экономил 1 рубль).

Сейчас осталась вот какая проблема:
Те блоки в плисине, которые были написаны на языках (AHDL, VHDL, Verilog) вроде бы работают, а те блоки, которые были сделаны в графике либо не работают вобще, либо работают так, что лучше бы они не работали.

В чем может быть проблема?

1)PLL испоьзуете? если да то как питание разведено для pll?
2) какие фронты у входного тактового сигнала?
3)куда подали его?(конечно лучше бы на dedicated ноги)
4) питание ядра какое? пульсации?
5)как циклон конфигурится в плате? пробелмы с этим есть?
6) откуда увереность в том что (AHDL, VHDL, Verilog) вроде бы работают?
7) подключите в проет Signal TAP посмотрите им что у "вас внутрях" плисины происходит. смотрели?

p.s.
Политика партии крайне странная- отлаживать на убогом кристале, а в серию запускать на кристале "покруче"(и отличающемся уж очень здорово!). Лихо Вы наэкономили при партии в 10 тыщ экономия 400 у.е.

В этом-то и весь маразм заключается, ладно бы экономия была бы оправдана, а так...
И самое интересное, что виноват во всем я.
Колегу шеф два месяца обхаживал, чтобы он снял 8 светодиодов, а то типа очень дорого и это при том, что на плате стоит плисина за 800 баксов, вот так и работаем (

Теперь по существу:
1) PLL не использую, сделан свой ПЛЛ, но он сейчас отключен.
2) фронты вроде бы нормальные, но навсякий случай еще раз проверю, подан точно на dedicated ноги.
4) ядро 1,5 в, повесил несколько кондеров, стало получше.
5) с конфигурацией проблем нет, заливаю проект в EPCS4 через active serial
6) дык вот сейчас поставил декодер HDB3/NRZ написанный на VHDL и сигнал вижу на выходе более менее приемлемый, когда ставлю аналогичный блочок, но сделаный в графике, сигнал просто отстой, весь корявый.

Сейчас через блок проходит константа, ПСП переодически слетает.
Что изменил: Добавил HDB3/NRZ написанный на VHDL в проект, плюс еще несколько кондеров по питанию, на компаратор.

HDB3/NRZ сделаный в графике так и глючит. Хотя на флексе все работало на ура.