ну в принципе да, есть же увод сверла. поясок же делают.
в CES задал разные зазоры между VIA-PLANE и для PAD-PLANE. зазор всегда одинаковый, вне зависимости удалена ли КП с внутреннего слоя или нет. причем используется зазор VIA-PLANE. видимо за pad считается только площадки компонентов.
завтра позвоню в PCBTech, спрошу у них, что они думают по поводу удаления КП с внутренних слоев слоев платы, освободит ли это место под трассировку. по идее, из-за увода сверла это сильно увеличит вероятность брака. кажется, я в очередной раз облажался.

хотя по идее если это отверстие лазером делают... у меня 0,3мм. такое и сверлом по идее можно.

VIA-PLANE - зазор между площадкой на via и plane
PAD-PLANE - зазор между площадкой на пине и plane

Если площадки удалены, то между отверстием и плейн.

По поводу восстановления площадок, можно попробовать функции из AATK. Там есть замена выбранных via на другие с галочкой не делать Push&Shave, т.е. трассы должны остаться на месте.

вот. значит ментор антипад не сохраняет при удалении КП с внутреннего слоя, хотя сверло может увести.


качаю)

А сами в реальном проекте не можете проверить?

Анти-пад используется только для негативного плейн. Для позитивного все является трассами, соответственно используется зазор между элементами цепи.

окей, удалять неиспользуемые пады - хорошо. завод-изготовитель сам обычно так делает, насколько мне известно.
чем меньше площадок в стеке, тем меньше дребезжит сверло? круто.

Делает, да. Но можно(и часто- нужно)самому, для означенных целей - в т.ч для удобства разводки.

так как это помогает разводке?

У каждого свой опыт.
Немножко не в тему топика технологический вопрос поднят, тем не менее, грамотные вольные художники сэкономив десятку-две на паде с механическим сверлом рискуют получить ненадёжный столбик переходного. В худшем случае перебитую цепь.
Валяйте.

вопрос. если у меня на одном слое удалена КП. ментор теперь отсчитывает зазор от номинального металлизированного отверстия (уже без КП на этом слое) до проводника/полигона. т.е. я могу проложить проводник по моим правилам в CES в 0,1 мм от края номинального отверстия. реальное отверстие может оказаться и ближе к проводнику и дальше от него. вот что меня смущает.

как бы формально места для разводки больше. а по технологии увеличивается вероятность брака.

ps прощения прошу у админов, можно перенести вопрос в другую тему, очень интересно стало. просто я все это спрашиваю с привязкой к инструменту, Expedition PCB. одновременно всплывают вопросы по технологии и по реализации в иструменте. и большой вопрос, не будет ли дублирования, если я распылюсь в две темы на разных форумах. как ни крути, все взаимосвязано. но если я не прав, сделаю, как скажете. еще раз прощения.

Насколько можно судить на картинку приложенную вы не посмотрели - однако перед тем как писать несусветный бред, лучше уж ознакомиться. Счистите так сказать гуру- налет, а там глядишь и не будете в такой хамоватой форме в стиле малолетнего школьника отвечать Жалко выглядит.



Т.е вы не в состоянии самостоятельно проверить?

ну я же говорю, формально под BGA 1mm и VIA 0.6/0.3mm можно теперь проложить на внутренних слоях не один, а два проводника толщиной по 0.1mm

Прошу прощения, но я не уловил переход- где тут ширина проводника и что значит "формально"?

=) простите великодушно.
С картинками ознакомился ранее, на гуру не претендую.
я не говорил, что так никто не делает, я говорил что к таким вещам надо подходить предельно аккуратно, но вам виднее, где хамство, а где просто поделиться впечатлением ))). на эту тему поломано много копьев, на этом форуме в том числе.

З.ы. жалко выглядит когда оппонент использует слово "бред".

толщину проводника добавил. "формально" - термин, который я использую, потому что до сих пор не уверен можно ли так делать, оставлять 0,1мм между проводником и номинальным отверстием, ведь реальное будет смещено.