Приветствую! Нужна литература. Видимо с английским у меня все плохо: не могу грамотно сформулировать вопрос гуглу. Потому прошу подсказать литературу. Device Handbook и "Recommended HDL Coding Styles" уже прочитаны. Хочется большего.
Суть вопроса. В силу аппаратных особенностей ПЛИС (структура LE, LUT, LAB) некоторые конструкции синтезируются оптимальным образом, достигается максимальное быстродействие и плотность упаковки, а какие-то нет. Например, если в триггере логического элемента есть асинхронный сброс, то конструкция:

Займет один LAB, но если добавить еще и асинхронную установку, то схема займет уже 4 LE:


А вот если set убрать из списка чувствительности, то опять 1 LE.
Или как лучше оформить выражение, что бы был задействован вход ENA триггера, а не обратная связь?
И много подобны вопросов.
Оно мне понятно почему и как, но где об этом почитать подробнее? Кое-что есть в "Advanced Synthesis Cookbook", но это для Stratix. Уж очень он от Cyclone отличается.

хэндбук на целевую плис. там чтения минут на 20 и 10 минут пораскинуть мозгами

Ваш случай может происходить, например, из-за неоптимального (с точки зрения архитектуры) приоритета между set и reset. С этой точки зрения полезно поглядеть темплейты - там все эти тонкости учтены.

Я бы не стал доверять темплейтам, как-то раз захотел взять оттуда знаковый сумматор, а там флаг переноса объявлен как unsigned, и без приведения суммируется со знаковыми операндами. А мы ведь знаем, что в Verilog, если хотя бы один аргумент выражения беззнаковый, то и результат будет беззнаковым, и сумматор в итоге неверно распространял знаковый разряд. Обида прошла, но осадочек остался. Кроме того, Template не всегда учитывают архитектуру: им все равно, 4-х входовый LUT у ПЛИС, или 6-ти ... А разница существенна. Плюс, в некоторых архитектурах в LE включены выделенные полные сумматоры, а в некоторых нет. Так на стратикс можно одновременно складывать три вектора, а вот в циклоне, лучше конвейер сделать, если, конечно, важно быстродействие.
Так что, я бы рекомендовал, рассматривать Template как шпаргалку по синтаксису, но никак не однозначный пример архитектурно зависимого кода.

Quartus Prime Standard Handbook v15.1.1, стр. 778:

blackfin, спасибо за участие, но как раз про каналы асинхронного сброса мне известно из "Recommended HDL Coding Styles" (по сути часть той же книжки, что вы предложили).
Вот сейчас мучает вопрос.
В LAB есть так называемые LAB-Wide сигналы, так сказать широковещательные сигналы в пределах одного LAB. Среди них сигнал синхронной загрузки, сигнал синхронной очистки сигнал разрешения и другие (всего их 8). Когда делаешь HDL описания триггера (или регистра) и используешь эти сигналы у компилятора два пути, он может для создания этого функционала использовать LUT, а может непосредственно LAB-Wide. В книжке написано, что для того, что бы были задействованы именно LAB-Wide нужно делать описание с учетом приоритетов этих сигналов (имеется ввиду цепочка if (aclr).. else if(ena)...else if ... ), но у меня никак не получается задействовать эти сигналы и высвободить LUT.

Что я делаю не так?

Ндя. мыши плакали, кололись....... (с) Сразу сказал вам, читайте хендбук и немного подумайте. В хендбуке черным по белому написано с какими кубиками вы работаете. Например для сыклона 3

Cyclone III Device Handbook -> 2. Logic Elements andLogic Array Blocks in Cyclone III Devices -> LABs -> Topology


Cyclone III Device Handbook -> 2. Logic Elements and Logic Array Blocks in Cyclone III Devices -> LABs -> LAB Control Signals


Смысл квартусу "убивать" 15 ть LE (т.к. их регистры после этого уже нельзя использовать), ради одного вашего триггера, если он может спокойно реализовать то, что вам надо, на люте?

В общем, мыши -- странный народец.
Хендбук читал и думал ... много. С архитектурой ячеек знаком. В том-то и дело, что проблема возникла не на сферическом триггере в вакуме, а с многоразрядными регистрами. Какой смысл квартусу "убивать" 16 ть LUT, если их можно заменить одной LAB-Wire ?

Зависит от логики проекта, заполненности плис, доступности ресурсов разводки, требований ко времянке. в каждом конкретном случае, квартус ведет себя так, как решает его оптимизатор. Не хотите от этого зависеть, используйте dffeas

А что за use case такой, где надо иметь и асинхронный сброс и асинхронную установку?

Вообще есть рекомендации по написанию синтезируемого кода. Могу ошибаться, с Альтерой давно не работал, но Xilinx явно не рекомендует больше одного сброса/установки на триггер. Всё, что больше одного, имитируется с помощью увеличения LUT/FF Usage.

от семейства ПЛИС зависит

+1. Все древние семейства - APEX20K, FLEX10K, FLEX8000, FLEX6000, MAX7000, MAX3000A, MAX5000 - имели в каждом триггере из LE два отдельных сигнала для асинхронного сброса (CLRN) и установки (PRN).

Это был пример аппаратно зависимого синтеза. Алтера не рекомендует использовать одновременно асинхронный и синхронный сброс, это написано в хендбуке.
Вопрос в другом. В идеале хочется делать код, который по минимуму зависит от платформы, а на практике получается, что для того, что бы все улеглось в кристалл оптимальным (по плотности и/или быстродействию) образом, требуется учитывать архитектуру. Причем реализации будут так нехило отличаться (сравниваю Stratix и Cyclone). Я удивлен? Нет, я не удивлен. Просто просил помощи с литературой, где были бы эти особенности доступно описаны. Хендбуки прочитаны, и на ПЛИС и на Квартус. Рекомендованные дизайны изучены. Вопросов осталось много. Как бы эти непонятки реализации текущего проекта не мешают, но хочется разобраться. Поэтому, в свободное время экспериментирую, составляю конспект.

Как показала практика, если код изначально написан вдумчиво, то он одинаково быстр и компактен, что на Альтере, что на Ксайлинкс одинаковых поколений. Единственно, у Ксайлинкса есть локальная память внутри плитки. А у Альтеры она появилась лишь в последних семействах. Да и то, не совсем прямая. В результате, некоторый код на Ксайлинкс занимает значительно меньше места. И с Альтерой так не прокатит, как ни переписывай.