`timescale 1ns / 1ps

module top
    (
        input clk, // опорный сигнал
        input enable, // кнопка
        
        output reg block_5V, // снятие блокировки
        output reg [4:0] cod, // код
        output reg comand, // команда
        output reg ready // готовность
    );
    
        wire [19:0] kod1; // массив исходных значений последовательностей кодов
        wire [19:0] kod2;
        wire [19:0] kod3;
        wire [19:0] kod4;
        wire [19:0] kod5;
        reg [4:0] i; // счетчик последовательностей кодов
        reg [20:0] cnt; // счетчик для установления времени интервалов
        wire [35:0] control;
        

sourse sourse
(
    .clk(clk),
    .kod1(kod1),
    .kod2(kod2),
    .kod3(kod3),
    .kod4(kod4),
    .kod5(kod5)
);

ipcore_icon_verilog ICON
(
    .CONTROL0 (control)
);

ipcore_ila_verilog ILA
(
    .CLK (clk),
    .CONTROL (control),
    .TRIG0 (block_5V),
    .TRIG1 (cod),
    .TRIG2 (comand),
    .TRIG3 (ready),
    .TRIG4 (enable)
    
);

ipcore_vio_verilog VIO
(
    .CLK (clk),
    .CONTROL (control)
);

endmodule