Во многих интегральных PLL явно прописано наличие прескаллера. И часто не одного. Например 4/5 и 8/9 (ADF4350). Причём ни в одной из формул для выходной частоты это больше не учитывается.

Собственно вопросы:

1. Если прескаллер есть то на что он влияет?
2. Зачем указывать его наличие если всё равно коэффициенты для дробного делителя задаются произвольно типа А/B.
3. Куда девается прескаллер при целочисленном синтезе?
4. Что даёт выбор типа прескаллера 4/5 или 8/9

Короче зачем про него пишут? Какую выгоду он даёт если он нигде больше не светиться.

Внимательно читаем техописание:

Читал. Данная цитата описывает ограничения на максимальную частоту ГУНа и на минимальные коэффициенты делителя.

Я же спрашиваю про сам синтез частоты. Прескаллер введён только для обоснования ограничений? И всЁ? А что мешало просто указать то если бит в 0 то максимальная частота такая, если бит в 1 макс частота выше но и коэффициент деления выше.

Зачем разработчику знать с чем связаны эти самые ограничения? Как это можно использовать?

1. Применение прескалеров в схеме PLL позоляет при прочих равных условиях увеличить максимальную рабочую частоту делителя, и, следовательно, максимальную рабочую частоту vco.
2. Указание его наличия - это дизайнеры хотят сказать сказать вам что сделали всё что могли для увеличения максимальной рабочей частоты. Схема делителя (всё равно - с прескалером или без него) строится так, чтобы цифровой код прямо задавал коэффициент деления - так удобнее жить.
3. Если PLL целочисленный, то это вовсе не значит что прескалер в делителях не применяется. Или вопрос был не про это?...
4. Прескалер 4/5 или 8/9 означает что счетчик после прескалера (Swallow Counter) работает на частоте в 4 или 8 раз меньше, чем входная частота прескалера.

А каким образом если не секрет? Всё равно прескаллер это делитель. Есть там изменение коэффициента деления, нету изменения - частота делителя от этого не меняется. Единственный плюс от прескаллера как я считал в том что он позволяет повысить частоту сравнения. Но это всё и так скрыто в дробном делителе.Маркетинг?Ага про это. А можно чуть поподробнее как умудряются получать целочисленные коэффициенты из принципиально дробного делителя?А какая разница если фазовый детектор всё равно на этой частоте работать не может? Всё равно ещё делить причём судя по даташиту в сумме выходит более чем 20. Вот и какая разница для разработчика каков коэффициент деления предделителя?

1. Все делители - принципиально целочисленные. Дробными они становятся, если в процессе счета коэффициент деления меняется.
2. Построить классический ДПКД на высокую частоту сложно. Для повышения рабочей частоты синтезатора нужен прескейлер. Однако если прескейлер будет иметь фиксированный коэффициент деления N, шаг изменения частоты будет увеличен в N раз. Чтобы этого не происходило, и придумали прескейлер с поглощающим счетчиком N/N+1.
3. Наконец, вполне возможно, что некторые соотношения коэффициентов деления основного и поглощающего счетчиков влияют на фазовые шумы, хотя я в эту тему особенно не углублялся. Тогда раскрытие подобной информации в даташите является не столько маркетинговым ходом, сколько вполне обоснованной необходимостью

Т.е. прескаллер влияет на частоту сравнения и шаг сравнения. Что по сути поглощено в дробном делителе.

А как умудряются делать целочисленное деление. Вот пишут что для делителя 4/5 возможны любые целочисленные значения от 23 и выше. Как удаётся получать значения не кратные коэффициенту деления прескаллера?

Вот про это влияние было бы интересно узнать поподробнее.

Deans Book
с 22 страницы

Сообщение отредактировал Dr.Drew - May 11 2016, 13:40

О!! Благодарю. Букварик толстый. Это хорошо )) Интересно есть ли его аналог переведённый.

Если в PLL применён прескалер, то на большой частоте работает только прескалер, а это совсем небольшая часть всех схемы делителя. Заставить работать на большой частоте небольшую часть схемы намного проще, чем всю большую схему.
Можно и так сказать... Этим дизайнеры PLL сообщают вам, что сделать частоту больше практически невозможно. Ну и указание наличия прескалера объясняет ограничение на минимальный коэффициент деления.
Все цифровые делители принципиально целочисленны. Плавающая запятая получается при динамическом переключении коэффициентов между двумя соседними целыми значениями. Промежуточная (между целочисленными значениями) частота получается путём фильтрации управляющего напряжения vco.
Фазовый детектор сможет, если частота vco намного ниже максимально допустимой.

Понял. Спасибо.Это понятно В данной микрухе минимальная выходная частота VCO 2,2ГГц так что в данном случае всё равно делить придётся.

Почти всё понял. Осталось понять как влияет то что выходная частота после деления имеет неправильную скважность на работу ФД.

Скважность никак не влияет, разве кроме случаев когда импульсы очень короткие и схеме ФД не хватает быстродействия их обработать. ФД сравнивает моменты времени появления фронтов (передних или задних) двух сигналов и определяет какой из фронтов пришел раньше. По результату сравнения vco подстраивается в сторону увеличения или уменьшения частоты.

Благодарю

Тему можно закрывать

Добавлю, что у VCO есть перевод на русский - ГУН, а PLL = ФАПЧ.

И детектор, строго говоря, используется не фазовый, а частотно-фазовый (ЧФД - PFD). Когда частоты очень различны, то сравниваются именно они. А когда частоты близки друг к другу - наступает время сравнения фаз.