Перемычка между переходными отверстиями может помочь.

Прошу прощения, не увидел что это на выход клок, не на вход... У меня тоже самодельная плата где клок на передачу 88E1111 выходит из ПЛИС не на специализированный выход, эх... Может у меня та же проблема как и у автора темы? Тогда мне тоже интересно как это победить. Может надо тоже как-то фазу доворачивать, осциллографом посмотреть. Но у меня есть возможность отогнуть лапку и подпаяться :P

У автора как раз вход "ENET_RX_CLK 125МГц идущий с PHY поступает на pll "
А DDR я для примера привёл,не гнушается народ клок передавать по обычным IO.

а вы думаете, что FPGA-инженеру обойти такой косяк выйдет быстрее 2х недель?

Из описания не совсем понятно, сможет ли оно работать без PLL, но можно между ножкой и глобальным клоком поставить управляемую линию задержки на логике, параллельно завести клок в регистр, и, защёлкивая этот регистр тем же клоком, пропущенным через линию задержки и глобальный буфер, получится достаточно точно динамически подгонять фазу глобального клока. Параллельно создать ещё один глобальный клок, с дополнительной задержкой на логике(калиброванной или нет, в зависимости от уровня лени) на четверть периода. Такой DLL на LE:). Кстати, Хилые использовали подобную систему в MIG для Spartan3.