Добрый день! Собрал проект на ПЛИС из IP-блоков:

После компиляции TimeQuest показывает, что максимальная скорость около 90 МГц, что для Arria V является очень низкой.

В информационных сообщениях появляются Warnings:

1) 1 input pin(s) will use non-dedicated clock routing.
Как я понял, мой клок использует путь(пин) не предназначенный для клока. В Connection Guidelines есть два типа клока - clk и pll.

Логично предположить, что только ко второму можно подключить pll.
Но в pin assignment pll является дополнительной опцией:


Следовательно делаю вывод, что в любому clk я могу подключить pll.
Верны ли мои предположения?
2) Node: clk was determinated to be a clock but was found without an associated clock assignment.
Warning требует от меня где-то (может быть в assignment editor?) указать что этот пин используется как клок(так как клок может быть и клоком и обычным I/O)? Не могу найти, где это указать. Буду благодарен за наводку.
3) PLL cross checking found inconsistent PLL clock settings: was found missing 1 generated clock that corresponds to be a base clock with a period of: 10.000
Тут warning мне говорит, что я не подключил(потерял) клок, который идет на вход ФАПЧ, хотя из первого вложения видно, что внешний клок идет напрямую на ФАПЧ. Сразу скажу - внешний клок 100 МГц идет на ФАПЧ и выходят все те же 100 МГц. В институте так советовал делать преподаватель, ссылаясь на то, что увеличивается надежность всей системы, из-за того, что внешний клок может быть зашумленным, а выход ФАПЧ является чуть ли не прецизионным.
4)В TimeQuest есть так называемый altera_reserved_clock. Что это такое и почему его частота 33 МГц? Связан ли он какие-либо образом с SignalTap?