Интересная статья. Использованием программируемой задержки удалось снизить спуры однобитного DDS до -80 дБн. Неплохо для начала. Но тут я согласен с VCO в том, что:


Может RC-цепочка с варикапом?


Согласен. Только где? Я имею в виду, что наиболее ценная информация об амплитуде находится в районе перехода через 0, а именно там она обычно и обрезается при реконструкции всей синусоиды.


А почему именно синуса? А если пилу (или что-то ещё, не знаю – мы ведь сами задаем функцию в LUT)? Получится прямая через две точки.


А как Вам такое ?

 Anti_Jitter_Neil_Downie.pdf ( 1.97 мегабайт ) Кол-во скачиваний: 79

Из-за нелинейности варикапа потребуется калибровка, зачем? RC-цепь или эквивалент лежат в основе большинства TDC/DTC. Как уже писал, вариант с интегрированием не подойдет по быстродействию, потому что для формирования нужна более высокая частота, чем частота выдачи данных. В варианте с переключаемыми R/C получаем матрицу элементов, такую же по сложности, как в ЦАП, только здесь есть одна неприятность - при больших задержках, малых токах, получаем высокий шум/джиттер. В ЦАП вклад младших разрядов, малых токов, в общую мощность сигнала не существенный, шум не увеличивается.


В нуле синусоида не обрезается, реконструирующий фильтр в нужный момент времени заставляет пересечь ось X. Говоря про размен, имею ввиду три параметра шум-спуры-полоса и ЦАП позволяет гибко играться между ними. В глобальном смысле ЦАП выгоднее универсальностью своего применения, большей востребованностью, технологии развиваются быстрее, больше фирм заинтересовано в выпуске.


Пила имеет больше гармоник, на нелинейностях все эти гармоники будут интермодулировать с другими частотами (тактовой), и на выходе вылезет больше спур в рабочей полосе.


А чем кстати легче интерполировать в аналоге: прямой или синусом?

Для моделирования пилы понадобится больше точек, чем две из-за ошибок ЦАПа.
Но мысль неплохая, просто надо уйти от шаблона, навязываемого синусом DDS.
Кто там нам дальше жить мешает? Фильтр? К чёрту фильтр, даёшь интегратор

А правильно ли использовать ЦАП, используемый для синуса DDS, для создания пилы? И нужна ли вся пила?
Если моделируем ЦАПом, затем фильтруем - макушки пропускаем и срубаем. Может всё-таки трапеция какая?
Ну или скруглённая пила, где мы чётко знаем "зону ошибок" и игнорируем её при построении линейных участков?

Там же потом Александр предлагает поделить частоту пополам и построить меандр.
Все эти проблемы, если я правильно понял, исчезнут после создания меандра. Нет?

Вообще, мне вместо ЦАП для формирования пилы как-то смутно видится ЦАИ - цифро-аналоговый интегратор.
Почему смутно, да потому, что я в них ничего не соображаю, а вникать более глубоко пока некогда - испытания.

Нет, конечно.

А встречался ли кому-нибудь синтезатор с фазовым детектором на основе Analog Lag Correlator? Радиоастрономы очень его любят. Почитать можно тут http://www.astro.umd.edu/~harris/spectrom.html WASP2 Analog Lag Correlator например. На самом деле это набор смесителей вдоль двух линий задержки. Выходы смесителей можно сложить с различными весовыми функциями и получить как сигнал захвата ФД, так и синус для ДДСа. Плохо только что эта конструкция только на одну частоту настроена.

Это, да. Собственно, я не против ЦАП как такового. Только вот ЦАП получается самым слабым звеном в DDS (частота клока, линейность, кол-во битов, цена и т.д.), не находите?


Наверное, экспонентой (заряд-разряд емкости).
А вообще я имел в виду цифровую интерполяцию. Смотрите, есть два точных отсчета (в цифре) и известна функция (сами ж ее задаем). Мало того, мы и отсчеты сами задаем и заносим в LUT. Казалось бы, одно вычисление (y=kx, а клок FPGA повыше чем в ЦАП) или аппроксимацию этого занести в LUT, ну или упрощенный ЦАП в конце концов, чтоб не связываться с “высокими технологиями”. Вроде где-то совсем рядом, но поди ж ты, не вырисовывается… Ладно, оставим это, а то на второй круг уже пошли.

Отсчётов слишком мало для прецизионного позиционирования старта экспоненты.
FPGA - слишком грубый инструмент для практической реализации таких отсчётов.
Нужен специальный инструмент, и он как раз много сложнее самых крутых ЦАП.

Ах, вот оно что Попробую развеять мифы, легенды, фобии. Клок - алгоритм формирования синуса хорошо распараллеливается, пусть даже частота ЦАП будет раз в 8/16/32 выше FPGA, биты - в алгоритме формирования синуса можно использовать аппроксимацию по Тейлору (закладывается в стандартные библиотеки), больших таблиц не нужно, ресурсов по современным меркам хватает 1%-10% от младших семейств FPGA, разрядность около 20 бит при 48 битах частоты, что на текущий момент вполне достаточно, линейность - немного посложнее, но как видели выше, вопрос решаем, ресурсов поболее, в младшие семейства быстрых FPGA уложиться можно, цена - согласен, высокая (в основном ЦАП, при оптимизации по стоимости), но когда начинаешь считать, сколько этот "кубик" может заменить/упростить, по себестоимости выходит немного дороже QS (сравнение конечных изделий), потребление - много, чем-то надо жертвовать.

зачем же экспонентой. можно прямой , при больших постоянных времени RC цепи , кусочки очень похожи на отрезки. Ну или интегратор на худой конец .
Подавать не отсчеты ЛУТ для треугольника, а разницу между соседними отсчетами - получится "аналоговое вычисление y=kx" . Конечно ЦАП для этого также нужен внутри ДДС. А цифровую разницу в 1 действие по-любому сделать несложно. ВОт только еще аналоговый компаратор хороший потребуется. А где ж его взять ?

Был бы синус - профильтровали бы отсчеты без потерь , а с треугольником оно вона што выходит

Сообщение отредактировал тау - Oct 10 2016, 06:59

Синус - это плохой меандр

"Меандр - это крутой синус" (С) Jeer,

Меандр - это много синусов

Совершенно верно, и не надо ещё что-то придумывать.

Думаю, главным усовершенствованием ЦАП будет сделать как можно больше сегментированных разрядов. Сейчас, как обычно, сегментируются всего лишь 5 старших разрядов. Но ведь современная технология позволяет значительно увеличить их количество. Не понимаю, почему это не делается.

А что такое сегментированные разряды ЦАП?