Наверное тот факт, что автор вместе с планкой двигает все остальное полностью сводя тем самым на нет весь смысл этого действия

ничего не мешает, немного жаль, что байт данных в трех рядах и, возможно, не все биты получится протащить по топу. хотя тут есть варианты - переходное земли в другую сторону повернуть, в общем может и на топе байты лягут, было бы хорошо.


я дал памяти больший приоритет и перетасовал компоненты для оптимизации трасс

При вашей компоновке имеет смысл рассчитывать на "1 байтлейн- 1 слой", при этом под адреса и управление отведется 3 слоя, в т.ч те которые используются под байтлейны- итого 3 слоя.

Оба байтлейна чисто физически можно развести в топе(одном слое), но при текущей укладке не хватит места для этого с большой вероятностью.



Если то что изображено на картинке "после" и есть оптимизация, то можно смело говорить о ее провале

это без сваппинга пинов, оптимизация размещения. байтлэйн на слой - хорошая идея

Это вряд ли выполнимо в том месте где отмечены красным прямоугольником компоненты над планкой. Опять же, свапинг это хорошо- но расположение масок и стробов может сильно гемороя добавить для разводки в таком пространстве. Я бы ориентировался на один слой для одного байтлейна, причем там где компоненты над планкой- на внутренние слои.

UPDATE:Тьфу ты. Я перепутал картинки до и после. Полный бред вам втираю- а никто и не поправляет.

Удалять свою чушь с вашего позволения не буду- пусть люди посмеются

а VREF DDR2 как получаете? делитель? один или два?

в TN4614 (Hardware Tips for Point-to-Point System Design: Termination, Layout,
and Routing) - почти все что нужно

Поставьте два, если есть место. Но со стороны FPGA тоже есть нежелательные последствия включения pull-up'ов на Vref.

спасибо! полезное решение

резисторы к VTT выполняют только терминирующие свойства? в том плане, что не выполняют ли они дополнительно функций подтяжки? например, при конфигурации чипа при запуске питания.
т.е. могу ли я смело удалять весь ряд резисторов к VTT?

Это лучше у схемотехника или ПЛИСовода уточнить..

Именно так.

видел тут разработчиков, которые реальзовывали поинт-ту-поинт соединение без терминаторов, может увидят сообщение


спасибо.
даже линии nWE, nRAS и nCAS отключать? им наверное нужна какая-нибудь подтяжка, или так справятся?

Я не готов со всей смелостью делать какие-то предположения на счет схемы, которую даже не видел.

ЗЫ:
Собственно именно поэтому я у вас переспросил - а точно ли это DDR2?
DDR3 предполагает терминацию адреса и управления.

И их тоже. Ничего не нужно.


Как и DDR2. И точно так же может работать без терминации в некоторых конфигурациях.

На картинке точно DDR2 в 84-м корпусе.

как можно удерживать SYS_RST в High, пока конфигурация не завершена?
сгенерил API в MIG ISE: есть сигнал async_rst, который можно дернуть, но он доступен для изменения только после начала исполнения программы в ПЛИС (когда CFG_DONE). график некорректный или я что-то не понимаю?