Смесительные спуры в передатчике и гетеродине ГСН от Р-77 давились режекторами на ДР. Два вторых порядка (по две квадратные таблетки справа и слева от полоска) давали до 35дБ в полосе заграждения ~0.15% - 20-30МГц, на 2% от нужной частоты при долях децибелла потерь на ней. Иногда неочевидные альтернативные решения оказываются весьма полезны.

Сообщение отредактировал ledum - Nov 1 2016, 08:06

В продолжение разговора об идее использования ЛЗ для DDS, хочу прикрепить ещё одну интересную книгу:
В.А. Чулков Интерполирующие устройства синхронизации и преобразователи информации
 Chulkov.pdf ( 8.27 мегабайт ) Кол-во скачиваний: 664

Там в разделе 5.4. Синтез сигналов описан принцип фазовой интерполяции с помощью ЦЛЗ в DDS. Изучайте...

Классический ЖИГ с магнитной системой- маловероятно, дорого, прожорливо, габаритно. Варакторы - низкая добротность, ферроэлектрики по типу http://www.umwlab.com/filters.php - пока не вышли из стадии лабораторных макетов и прототипов. Фильтры с пьезоперестройкой резонаторов- сложная механика, микрофонный эффект, габариты. Мемс- ограниченная номенклатура частот.
И самый главный вопрос- что делать со спурами, пролезшими в полосу пропускания фильтра?

Спасибо за краткий обзор фильтров, вариантов действительно много, но найти подходящий, так чтобы твердо сказать "то, что надо", нет. Есть еще один гибридный (условно) вариант, изобретенный нашим соотечественником. Думал кто-нибудь упомянет в рамках наших задач, или ссылку даст, где уже используется за рубежом. Ранее упоминал об этом изобретении. Написана масса патентов и защищено кандидатских.


Нет, в полосу не должны попадать - этим и ограничивается максимальная частота по выходу ЦАП. В UXG видно, для умножения берут не выше 1.5 ГГц при тактовой 6 ГГц. У нас где-то также получается, может быть немного ниже относительная граница, с запасом.

Ничего не понял… Всегда считал, что работать как раз надо максимально ближе к Fclock/2 потому, что там спуры реже. И худший случай – это image (Fclock-Fout) – почти равен основному сигналу, т.е. давить надо на все 100 дБ, что прекрасно и делается указанной комбинацией LFCN (в отличие от смесительных спуров, которые нужно подчистить дБ на 20-30 всего лишь - да, тут нужны полосовые фильтры). А дальше, смотрю, совсем экзотика пошла… Какие ЖИГи там, где можно получить 10 наносек. перестройки, какие ДР – чтобы поразить ценником в $ c 5 нулями как у UXG??? Так, ладно, панику прекращаем, берем штурвал в руки и будем обходить рифы, даже если туда рвутся большие корабли с громким названием – у нас своя голова на плечах есть.

Теперь по порядку. Вот спектр ДДС при Fclock=1000 MHz, Fout=405 (ЦАП не 16-битный, без хитрых интерполяций, поэтому на абсолютную величину спуров внимание пока не обращаем, смотрим на относительные величины и местоположение). Заметьте, Fout даже выше рекомендуемых обычно 0.4Fclock. Ничего страшного. Итак, что мы видим (во-первых, чего не видим – просто картинка только до 500 МГц сохранилась - это имидж на 1000-405=595 МГц почти 0 дБн, соответственно фильтровать его надо серьезно):
Fout = 405 MHz
Fspur(1x2) = I 1000 – 405 x 2 I = 190
Fspur (1x3) = I 1000 – 405 x 3 I = 215


Эти спуры стоят относительно далеко от основного тона, и отфильтровать их довольно просто. Нет, там, конечно, если смотреть другие частоты с большим разрешением, то вылезут спуры более высокого порядка. Но они будут дБ на 20 меньше этих двух. Вот на эти 20 дБ мы пока и будем давить 1x2 и 1x3. Всего лишь. Красота!

Но не все так просто. Перестроим DDS на 330 MHz. И что мы видим:
Fspur(1x2) = I 1000 – 330 x 2 I = 340



Теперь 1x2 уже совсем рядом. Мало того, если двигаться дальше, он вообще будет пересекать основной тон. И отфильтровать его нельзя. Ничем. Ни ЖИГ, ни ДР, ни сапфир в жидком гелии не помогут. Ну и ладно. Перестроим нашу тактовую до 900 МГц и посмотрим, что получилось (у меня оказались данные только для 330.75 МНz, но смысл остается тем же):
Fspur(1x2) = I 900 – 330.75 x 2 I = 238.5



И опять та же идиллия. 1x2 довольно далеко, и фильтровать его не представляет особых проблем - без ЖИГ и без ДР.

Я прекрасно понимаю, что это такой сильно упрощенный взгляд. Смысл же вышесказанного в том, что всё далеко не так пессимистично. Работать нужно как раз ближе к Fclock/2. Спуры низких порядков убираются системными методами. Чем выше порядок, тем выше их плотность, и тем сложнее с ними бороться. Именно поэтому и нужен качественный DDS с 16-битным ЦАП в качестве отправной точки.

Давайте на нем и сосредоточимся. А спуры будем давить по мере поступления.

Сообщение отредактировал Chenakin - Nov 1 2016, 20:56

Он в DDS в сто лет не впился, он как раз и есть основной тупик DDS. Я тоже на эту безбашенную замануху попался в первое время.
Нужна двухмерная взаимосвязанная рандомизация в измерениях времени и амплитуды вокруг искомого синуса.
А соотношение разрядностей в этих измерениях - это как раз и есть основная проблема оптимизации такого метода.
P.S. И это только классические "игры разума" вокруг классических методов ЦАП, а не альтернативных, типа того, который я предположил.

А я и не спорю, я же говорил, что всё зло в DDS от DAC , и от него надо избавляться. Но давайте всё последовательно. Сначала посмотрим, что можно сделать на хитровывернутых ЦАП и куда затем двигаться дальше.

Допустим.


Как раз интересно, что под теми -82дБн. Допустим спуры немного ниже шума, умножаем на 10 и получаем -62дБн. Кому это интересно?


Если использовать только встроенный в ЦАП DDS (NCO), то наверное легко. В связке FPGA+DAC есть синхронизация передачи данных, и в общем случае стоят 2 PLL: одна по входу приема данных, другая - по выходу на токовую матрицу. Время перестройки этих PLL может быть около 10 мс.


Повторюсь, не разрядностью определяется качество (линейность) DDS. 14 разрядов могут оказаться лучше - меньше переключается источников тока, меньше глитчей.

Никому. Поэтому и нужен лучше DDS. Вы же сами ратовали за ДДС на ПЛИС? Откуда сейчас такой пессимизм? Картинка только лишь для иллюстрации местоположения спуров и что можно с ними делать. Как один из вариантов.


Это интересный момент. Надо подумать, как это обойти. Два отельных ЦАП будет уже чересчур.


Хорошо. Помогите правильно выбрать ЦАП. Какой ЦАП на Ваш взгляд будет предпочтительным с точки зрения минимизации спуров/шумов?

Chenakin
У современных ЦАПов все достаточно плохо с изменением тактовой частоты на лету. Там по приему стоят автоматы, которые следят за фазировкой сигналов на шине данных, и их нужно сбрасывать при изменении тактовой. Для AD9739 думаю не меньше сотен микросеукнд понадобится чтобы корректно перестроится. Как в JESD204 не знаю, но думаю что не лучше.

Да, жалко. А с одной ПЛИС можно управлять двумя ЦАП, которые будут иметь разные тактовые? Такое возможно?
И ещй вопрос Вам как специалисту по ПЛИС в плане самообразования. Я так понимаю, что при построении NCO тактовая частота в Kintex-7 ограничена на уровне несколько сотен МГц. Если требуется управлять DAC c тактовой частотой в несколько ГГц, то нужно строить полифазный DDS. Правильно ли я это понимаю? И в таком случае, если использовать стандартный IP Xilinx DDS Compiler 6 в Vivado, есть ли там опция построения полифазного DDS или же это надо делать вручную?


Спасибо, интересная книга.

Сообщение отредактировал Chenakin - Nov 2 2016, 03:15

Хоть и не ко мне вопрос был, но позволю себе поучаствовать в беседе.
Я думаю, что стоит обратить внимание на ЦАПы с DualPort DDR LVDS.
Например LTC2000 = 16-bit DAC 2.5 GSPS
Такой ЦАП, работающий в режиме DualPort DDR LVDS, делит свой клок на 4 и подает его на FPGA.
В FPGA надо иметь DDS с полифазным-на-4 выходом.

Если этот ЦАП запускаем на 1ГГц, то на FPGA пойдет клок 250 МГц, никаких PLL не требуется, можно обойтись довольно скромной FPGA вроде Cyclone IV-V.
При необходимости перестройки клока ЦАП такая схема будет работать с минимальной задержкой, так как нет узлов синхронизации и прочих PLL.
Получаем надежность и скорость перестройки, но в меньшей полосе.

Если хотим большего и запускаем ЦАП на 2 ГГц, то на FPGA пойдет клок 500 МГц. При такой частоте недорогие FPGA работать не будут.
Но можно каждую выходную шину ЦАП разделить на 2 с делением клока на 2 с помощью отдельного внешнего чипа.
Тогда на FPGA пойдет снова 250 МГц, но уже 8 шин, а не 4, и мы снова можем обойтись недорогой FPGA, но с большим количеством выводов.
Использовать более медленную ПЛИС с бОльшим числом выводов намного дешевле, чем более быструю, но меньшим числом выводов.
Тем более, что для реализации DDS требуются совсем небольшие внутренние ресурсы FPGA.

Да, можно.



Да, нужен полифазный DDS. Из коробки IP Xilinx DDS Compiler 6 так делать не умеет, но можно взять его за основу и использовать несколько таких блоков для построения полифазного DDS.
Здесь были исходники такого DDS.
https://wiki.analog.com/resources/fpga/xilinx/fmc/ad9739a

Можно и свой написать на HDL. По сложности реализации для специалиста в DSP, оцениваю как чуть ниже среднего.



Artix-7 прокачает такой ЦАП полностью.

Способ борьбы понятен, когда спур мало и находятся они далеко. В действительности, при высоком разрешении можно увидеть, что количество спур больше, пусть они и меньше по амплитуде, но также не желательны. Пытаться отловить их, выбрать "чистые" участки - мне кажется не правильный путь. С увеличением частоты "загрязненность" растет.


Давайте приблизительно посчитаем, что такое 12 разрядов на 5 ГГц. 20*log(2^12) = 72 дБ, в расчете на половину частоты дискретизации добавляем еще 10*log(2.5*10^9 Гц/ 1 Гц) = 94 дБ, в итоге - 166 дБн/Гц - потенциальная относительная СПМШ за счет амплитудного квантования. Смотрим, что написано про AD9162 - NSD составляет -168 dBm/Hz при мощности 1dBm на частоте 500 МГц, или -169 dBc/Hz, что всего лишь на 3 дБ (0.5 разряда) лучше 12-битного квантования, а с увеличением частоты разница вообще пропадает. Другими словами NSD большей частью определяется временным джиттером квантования, а разрядность нужна до определенной частоты. Не могу однозначно сказать, что лучше 16 бит на 5 ГГц или 12 бит на 8 ГГц.

А комбинационными частотами двух различных некратных клоков мы спектр не испортим? На старых Xilinx (Virtex) был с этим негативный опыт, интересно, что то поправили теперь?