реклама на сайте
подробности

 
 
2 страниц V  < 1 2  
Reply to this topicStart new topic
> DC_FIFO, прошу помощи
vikk
сообщение Dec 13 2016, 13:49
Сообщение #16


Частый гость
**

Группа: Свой
Сообщений: 98
Регистрация: 13-01-06
Пользователь №: 13 134



По времянке куча вопросов:
- если частоты на глаз одинаковы - почему сигнал чтения длиннее сигнала записи?
и, на эту же тему
- почему читаем из пустого фифо, если rdreq = сигнал чтения?




осенило )))) может в фифо есть защита от чтения пустого фифо...
но тогда вопрос, как подсветить валидный пакет и не подсвечивать выход пустого фифо? судя по картинке задержка в такт от сигнала rdempty...
если последний бит будет 1, то эта единица и будет висеть до прихода след. пакета. Очень нужна подсветка валидности.
Дополнительные биты хорошая идея - для одинаковой длины больше ниче не надо, при разной добавляем еще счетчик, очень полезно
Go to the top of the page
 
+Quote Post
Evgeny72
сообщение Dec 13 2016, 14:15
Сообщение #17


Участник
*

Группа: Участник
Сообщений: 66
Регистрация: 4-01-14
Пользователь №: 79 899



Цитата(vikk @ Dec 13 2016, 16:49) *
По времянке куча вопросов:
- если частоты на глаз одинаковы - почему сигнал чтения длиннее сигнала записи?
и, на эту же тему
- почему читаем из пустого фифо, если rdreq = сигнал чтения?

осенило )))) может в фифо есть защита от чтения пустого фифо...
но тогда вопрос, как подсветить валидный пакет и не подсвечивать выход пустого фифо? судя по картинке задержка в такт от сигнала rdempty...
если последний бит будет 1, то эта единица и будет висеть до прихода след. пакета. Очень нужна подсветка валидности.
Дополнительные биты хорошая идея - для одинаковой длины больше ниче не надо, при разной добавляем еще счетчик, очень полезно


- частота чтения смещена. Сейчас точно не напишу на сколько, возможно на 1,5 - 2,5 ns.
"почему сигнал чтения длиннее сигнала записи?" сам хочу понять - почему? Судя по странице из документации, они должны быть одной "длины". При длине импульса чтения равным 20 - 24 такта, конец данных из первого пакета, выходит в начале второго пакета, конец второго вначале первого и т.д. Писал выше. Экспериментировал с длиной чтения/записи, получилось что надо, но, на мой взгляд, криво.


Сообщение отредактировал Evgeny72 - Dec 13 2016, 14:23
Прикрепленные файлы
Прикрепленный файл  UG_FIFO.pdf ( 41.29 килобайт ) Кол-во скачиваний: 8
 
Go to the top of the page
 
+Quote Post
RobFPGA
сообщение Dec 13 2016, 14:29
Сообщение #18


Профессионал
*****

Группа: Свой
Сообщений: 1 214
Регистрация: 23-12-04
Пользователь №: 1 643



Приветствую!

Цитата(Flip-fl0p @ Dec 13 2016, 15:43) *
Раз уж создана тема про FIFO... Не могли бы вы подсказать, а как правильно рассчитать глубину FIFO буфера. Гугл по запрусу "расчёт глубины FIFO" ничего не выдал...

О! это серьезная наука которую начинают постигать еще в школе с задачи о бассейне и двух трубах sm.gif
Очень зависит от типа/циклов работы входных - выходных потоков.
В общем случае
глубина_бассеина =
((средний_входной_поток_за_цикл - средний_выходной_поток_за_цикл)*t_цикла + (пиковый_входной_поток*задержка_на_чтение)) * К_с_потолка

Успехов! Rob.


Go to the top of the page
 
+Quote Post
Flip-fl0p
сообщение Dec 13 2016, 15:57
Сообщение #19


В поисках себя...
****

Группа: Свой
Сообщений: 729
Регистрация: 11-06-13
Из: Санкт-Петербург
Пользователь №: 77 140



Цитата(RobFPGA @ Dec 13 2016, 17:29) *
Приветствую!


О! это серьезная наука которую начинают постигать еще в школе с задачи о бассейне и двух трубах sm.gif
Очень зависит от типа/циклов работы входных - выходных потоков.
В общем случае
глубина_бассеина =
((средний_входной_поток_за_цикл - средний_выходной_поток_за_цикл)*t_цикла + (пиковый_входной_поток*задержка_на_чтение)) * К_с_потолка

Успехов! Rob.

Спасибо ! Что-то к концу дня мозги отключаются. wacko.gif Ведь это действительно задача о бассейне школьного курса. В таком контексте я её не рассматривал. Ну почему всегда простые вещи оказываются сложными, а сложные оказываются простыми ? crying.gif
Go to the top of the page
 
+Quote Post
Evgeny72
сообщение Dec 25 2016, 11:03
Сообщение #20


Участник
*

Группа: Участник
Сообщений: 66
Регистрация: 4-01-14
Пользователь №: 79 899



Приложите кто-нибудь схему реализации или тайминги сигналов пожалуйста. Перебрал несколько вариантов, и в симуляторе и в железе, не могу правильно считать (может быть записать) данные из ФИФО. Или данные плыть через некоторое время начинают или считываются не правильно или и то и другое.
Go to the top of the page
 
+Quote Post

2 страниц V  < 1 2
Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 19th July 2025 - 07:48
Рейтинг@Mail.ru


Страница сгенерированна за 0.0139 секунд с 7
ELECTRONIX ©2004-2016