Цитата(vikk @ Dec 13 2016, 16:49)

По времянке куча вопросов:
- если частоты на глаз одинаковы - почему сигнал чтения длиннее сигнала записи?
и, на эту же тему
- почему читаем из пустого фифо, если rdreq = сигнал чтения?
осенило )))) может в фифо есть защита от чтения пустого фифо...
но тогда вопрос, как подсветить валидный пакет и не подсвечивать выход пустого фифо? судя по картинке задержка в такт от сигнала rdempty...
если последний бит будет 1, то эта единица и будет висеть до прихода след. пакета. Очень нужна подсветка валидности.
Дополнительные биты хорошая идея - для одинаковой длины больше ниче не надо, при разной добавляем еще счетчик, очень полезно
- частота чтения смещена. Сейчас точно не напишу на сколько, возможно на 1,5 - 2,5 ns.
"почему сигнал чтения длиннее сигнала записи?" сам хочу понять - почему? Судя по странице из документации, они должны быть одной "длины". При длине импульса чтения равным 20 - 24 такта, конец данных из первого пакета, выходит в начале второго пакета, конец второго вначале первого и т.д. Писал выше. Экспериментировал с длиной чтения/записи, получилось что надо, но, на мой взгляд, криво.
Сообщение отредактировал Evgeny72 - Dec 13 2016, 14:23