реклама на сайте
подробности

 
 
 
Reply to this topicStart new topic
> Spartan-6 нет DONE, проблемы с загрузкой
Major
сообщение Dec 30 2016, 07:10
Сообщение #1


Знающий
****

Группа: Свой
Сообщений: 618
Регистрация: 7-12-04
Из: Новосибирск
Пользователь №: 1 375



Есть параллельно на шине две FPGA Xilinx Spartan-6.
Параллельно - около 40 выводов подключены на параллельную шину через Rs=10 Ом.
Режим загрузки M=11 (slave serial).
В начальном состоянии PROG_B=0, INIT=0, дальше по UG.
Если на шине оставить одну плату, то загружается все нормально.

Когда две, после заагрузки прошивки в одну из получаю: INIT=1, DONE=0
При этом вторая в состоянии удерживается PROG_B=0, INIT=0, HSWAPEN=0, M=11
Дополнительные такты CCLK для продления startup-seq, ничего не дают.
Startup типовой, без ожидания PLL, DCIM. Все тактовые и питания есть (точность напряжений 1%).

Но если при загрузке первой матрицы, сделать для второй состояние PROG_B=1 => INIT=1 (провести захват режима M=11)
То у первой DONE выставляется нормально.
Похоже что есть работа выход на выход, но этого не должно быть при PROG_B=0, INIT=0.
Go to the top of the page
 
+Quote Post
Maksim
сообщение Dec 30 2016, 09:09
Сообщение #2


Частый гость
**

Группа: Свой
Сообщений: 164
Регистрация: 27-06-04
Пользователь №: 194



Цитата(Major @ Dec 30 2016, 10:10) *
Есть параллельно на шине две FPGA Xilinx Spartan-6.
Параллельно - около 40 выводов подключены на параллельную шину через Rs=10 Ом.
Режим загрузки M=11 (slave serial).
В начальном состоянии PROG_B=0, INIT=0, дальше по UG.
Если на шине оставить одну плату, то загружается все нормально.

Когда две, после заагрузки прошивки в одну из получаю: INIT=1, DONE=0
При этом вторая в состоянии удерживается PROG_B=0, INIT=0, HSWAPEN=0, M=11
Дополнительные такты CCLK для продления startup-seq, ничего не дают.
Startup типовой, без ожидания PLL, DCIM. Все тактовые и питания есть (точность напряжений 1%).

Но если при загрузке первой матрицы, сделать для второй состояние PROG_B=1 => INIT=1 (провести захват режима M=11)
То у первой DONE выставляется нормально.
Похоже что есть работа выход на выход, но этого не должно быть при PROG_B=0, INIT=0.

Не понятно какие сигналы общие, какие нет


--------------------
qwerty
Go to the top of the page
 
+Quote Post
Major
сообщение Jan 5 2017, 05:33
Сообщение #3


Знающий
****

Группа: Свой
Сообщений: 618
Регистрация: 7-12-04
Из: Новосибирск
Пользователь №: 1 375



Нашел проблему. INIT_B соединены вместе с расчетом на open-drain. Но пока PROGRAM_B=0 этот вывод удерживается в нуле внутри FPGA.
Поэтому пока одна из матриц в состоянии PROGRAM_B=0, то она утягивает INIT_B в ноль, задерживая загрузку.
На INIT_B ошибочно читали 1, программист возвращал состояние не того вывода.
Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 20th July 2025 - 00:54
Рейтинг@Mail.ru


Страница сгенерированна за 0.01385 секунд с 7
ELECTRONIX ©2004-2016