При генерации процесс останавливается и висит так, как показано на картинке,ползунок бегает. Подскажите что делать,плз. Q16.0 Win7-64. Файл *.qip не формируется.

У соседа была точно такая картина, когда отвалился floating license сервер

Помню была какая-то проблема с этой коркой ещё в 11 квартусе (не помню какая), поменял язык генерации с VHDL на Verilog и всё заработало. Может и Вам поможет.

Не, не помогло. Вопрос решился только когда решил попробовать сгенерить корку в Q16.1, сгенерил без проблем. Но там свои заморочки проблема с Q16.1
По ходу вопрос - как со стороны авалон работать с шиной данных при хардовой реализации контроллера DDR2? Тактовая получается у меня 400МГц, многовато,имхо.Чип Arria V.

Можно сгенерировать в 16.1 и пользоваться в 16.
По поводу тактовой, там вроде в настройках была возможность на 'половинной' частоте работать, half-clk.

Для hard только full,half только для софтовой реализации.

Посмотри разницу между AFI clock domain и Avalon clock domain

Да,там в 2 раза ниже,спасибо. А как настроить корку для работы не с Avalon а с AFI? У меня в корке нет портов afi_wdata и afi_rdata.
И ещё вопрос. Меня не устраивает пропускная способность, хочу поставить две микросхемы памяти и работать с 32-х битными данными, но похоже что хард-версия такой режим не поддерживает. Это так? Только софтовый вариант? Или задействовать два хард-контроллера,по одному на каждую микросхему?Или лучше поставить DDR3?

По моему AFI для PHY а не для юзера.
Хард-контроллер Arria V GX до 40bit.

А зачем тогда смотреть разницу?

Я ставлю галочку "Enable AFI half rate clock" в настройка контроллера, и этим клоком тактирую свои мастера на шине. Ширину порта данных только нужно в этом случае в два раза увеличить, иначе у вас будет узкое место тут

Сообщение отредактировал Burenkov Sergey - Jan 18 2017, 12:31

Я что-то не догоняю(ещё не применял EMI). Вы используете в качестве клока afi_clk, а данные для записи подаёте по шине Авалон (avl_wdata)?

afi_half_clk. Он генерируется, когда соответствующую галочку выставляете.

В ALTMEMPHY была жесткая привязка к IP клоку, в UniPHY Avalon не только шина но и бридж.
При записи желательно использовать клок кратный afi_clk.
"To ensure reliable data transfer between clock domains, the Avalon clock period must be an
integer multiple of the AFI clock period, and the phases of the two clocks must be aligned."