Тоже зависит от ситуации- если совсем рядом стоят особо толстые потребители(на десятки ампер), то лучше замоделить на предмет PI. Если все не так страшно и PDN хороший то можно и так:

Xilinx пишет, что лучше плейны питания/земли размещать поближе к слою установки - чтобы глубина части переходного от топа до плейнов была поменьше, а конденсаторы ставить по периметру тоже на топе. Де, такая конфигурация выгоднее, чем ставить конденсаторы под микросхемой, т.к. в этом случае индуктивность соединений будет значительно больше из-за переходных, которые будут в полную толщину платы, нежели в случае "короткая часть переходного + плейн".

Сам вопрос плотно пока не изучал, но навскидку действительно, вроде, так и получается. Вот насколько реально, например, сделать плейны питания/земли на 0.1, 0.2 мм (толщина препрега) от топа? Это обычная технология или какая-то специальная?

Типовая толщина печатной платы 1.6 мм.
то есть выигрыш будет (или не будет, философский вопрос) если на TOP длина будет примерно такая же, возможно чуть больше, за счет ширины трасс.
Но Это при условии по конденсатору на каждый Ball питания, или на соседние.
Как на картинке выше- там иная ситуации. Один конденсатор на много. И внутренние Ball питания получаются не только самыми дальними, но еще и складываются с токами от ближних.
То есть смотреть нужно критически именно на них.

Хотя это все то ж боязнь высоты. Если уж так беречься-- то нужно закладывать развязки внутрь печатной платы. Можно трясти потом, какой я крутой, такую технологию заложил.

В принципе, когда все дорастает до сверхвысоких частот - конденсаторы малой емкости включают прямо в микросхему.

В общем более чем достаточно почитать рекомендации на мелкосхему и разумно придерживаться их.

Как бы да, но это зависит от геометрии переходного- при этом:

На картинке выше ELIC, при этом и PDN в порядке- т.е индуктивность вообще минимально достижимая в принципе. Под планкой ддр3 на обратной стороне находится точно такая же планка ддр3 с такой же разводкой.

Ну, это тогда единственный вариант, так как места с обратной стороны нет.

Именно, поэтому так и сделано. Можно было бы конечно сделать вариант с MCP, но там не все так хорошо с итоговой емкостью для целого ранка.

А можно узнать, почему к пинам подключали толстой трассой, а не полигоном, пускай и рваным?


А можно расшифровать что это значит?

DFA требование со стороны кастомера, очень большая местечковая теплоемкость(из-за ELIC) в том районе- боялись что будут проблемы с монтажом. А так в принципе то на то и выйдет в случае полигона- здесь все равно толстые трассы взяты с запасом.

Это сокращение от Multi-Chip Package, в данном случае- несколько кристаллов ддр3 помещенных в один корпус.

И какие применения оправдывают ELIC?
Цена, чай, не в 2 раза дороже..

Если вкратце, когда у вас не лопата а собственно псб с размерами равной или чуть больше сумме площадей всех компонентов на топе и боттоме, с хайспидами и/или бга с шагом 0.5 и менее, просто компонентами стоящие courtyard-to-courtyard, при этом с некислым потреблением- то тут только ELIC. Который кстати активно применяется и в SIP, и вообще НЕобязательно должен быть на кучу слоев- вполне себе делать и 6 и 4 слоя. Грубо объяснил конечно но достаточно.

True-ELIC не доводилось использовать, а вот uVia на верхних слоях делал.
Дизайн был 100% на обе стороны, BGA0.5, 12 слоев.
Вот и интересно, какая разница получилась бы в цене..

Вопрос в цене не совсем корректный- обычно люди часто сравнивают дизайны "в лоб", без микровиа и с ними: это в корне неверно потому что с микровиа имеет смысл класть меньшие по размеру компоненты и более плотно чтобы еще больше увеличить выигрыш по итоговой площади платы и уменьшить количество слоев. Т.е использованная правильно, это технология наоборот снижает конечную стоимость- а сделанная в 1в1 как обычная плата с микровиа ясное дело будет гораздо дороже.

Касаемо ELIC, тут все несколько сложнее: главное его преимущество заключается в том что он позволяет сделать дизайн как таковой чисто физически- такую компоновку и разводку не получить больше ни на какой плате, альтернатив ему нет. Т.е или делаешь дизайн на нем либо не делаешь вовсе. И уже потом идут отличные показатели в SI/PI с хорошей надежностью- в силу конструкции переходного.

Знаем, плавали..
Только у меня были полностью скрытые обычные переходные (0.5/0.2, 6 слоев) а от них уже росли uVia.
Количество слоев я бы не смог уменьшить.

Поэтому пытаюсь сравнить - дороже бы вышло или дешевле..

Однозначно дороже - количество операция сверления/прессования равно количеству слоев, а основные составляющие цены время и материал. При близких размерах плат - а в разы между TYPE II/III и TYPE V/VI выграть все равно не получится, основная разница будет в кол-ве производственных операций. Оттуда и цена пойдет.

Тогда однозначно дороже, а ELIC- в порядок дороже