Я бы поостерегся слов лучший, незаменимый - это крайности и ни к чему хорошему они не приводят. К PDS это также имеет отношение. Да, возможно и нужно для продвижения технологии где-то на 10-20 дБ лучше, чем любое другое решение, но это крайне мешает на начальном этапе развития. Пусть будет макет на коленке, со спурами 57 дБн - для меня приятно видеть железку, дальше посмотрим, что с этим делать.


Никак, не нравится такой путь развития, дорогостоящий и рискованный. Только в кооперации со студентами.

Не понял, какой макет Вы имеете в виду? Если PDS, то он есть, см. приложенный файл. И там спуры -70 дБн, т.е. много лучше чем -57 дБн.

Хорошо, будем считать первой итерацией, алгоритм работает, спуры низкие. Следующий вариант - шумы (2 ЦАП с суммированием например, продумать изоляцию от FPGA, как источника шума), и по-возможности более высокая частота работы FPGA. Важно посмотреть на спуры вблизи кратных частот.

Тема так разрослась, что стала уже историей. Сейчас стал делать закладки, иногда интересно посмотреть. Довольно много интересных мыслей было и просто прикольных моментов. С Ванкувером тоже прикольно было (без всяких подковырок - по-доброму). Вообще, оно всё хорошо, когда границы не переходит. Ну да ладно, проехали.

К Вам вопрос, пока Вы тут появились. По поводу очистки сигнала внешним стробированием. Правильно ли я понимаю, что если взять плохенький по шумам делитель, но удобный в использовании (например, ADF4002), то я могу улучшить его шумы, подключив на его выход D-триггер (tiny logic), clock которого подключу к клоку ADF? Или я что-то пропустил здесь? В чем тут фишка?

Понимаю, что VCO ляпнул, умеет он.


Мне показалось вам эта фишка хорошо знакома, по соседней ветке с ЭМС ) Идея очень простая, вы ее даже проговаривали и осмысливали. Добавочное дрожание фазы на выходе любого делителя определяется тремя вещами: технологией изготовления микросхемы, длинной пути от тактового сигнала до выхода и внутренней ЭМС. Внешний триггер дает нам простор в выборе технологии и сокращает задержку от клока до выхода. В "правильных" делителях внутри обязательно будет стоять стробирующий триггер. Первый пример, что пришел в голову - NB7N017M, делал когда-то давно на нем дробный делитель с внешним управлением. Виталия никак не могу уговорить на внешнее стробирование, посмотрите на его схему, FPGA фактически напрямую связана с аналоговой частью, шумы беспрепятственно пролезают.
Сейчас поищу ссылку, где на приборе замерил разницу со стробированием и без, ее и можно в закладки положить.
Кстати D-триггер любой подойдет, пробовал и National, и TI, и NXP серий AUP, AUC, LVC, много их. Это что касается КМОП технологий. По остальным не знаю.

Тут беседа была:
https://electronix.ru/forum/index.php?showt...st&p=993484

1-ый случай - тактовая частота 100 МГц разветвляется на CPLD и внешний триггер, делится на 5 на CPLD и подается на D-вход триггера
2-ой случай - сигнал снимается напрямую с выхода CPLD

Столько фактуры накопилось, что видимо уже голова не держит. Чтоб не запутаться, схема включения для ADF4002 будет такая?

 ADF4002_trigger.pdf ( 10.74 килобайт ) Кол-во скачиваний: 96

Красивые шумы, однако, получаются...

В целом, да. По уровням и задержкам еще посмотреть. Для КМОП по входу можно добавить резистивный делитель на Uпит/2. А по задержкам чуть интереснее CPLD, легко добавить логический элемент, частота 400 МГц, управление фазой и скважностью (внешняя синхронизация).


По-моемому сейчас все производители OCXO/VCXO в качестве активных элементов широко используют похожую логику: Magic Xtal, Morion, Crystek, Abracon ... Сомнений нет.

И всё-таки 2 ЦАПа? Куда их включать? Недавно обсуждали этот вопрос с TAY (см. стр.153). Ничего не получается. И изоляция от FPGA не поможет. Шум – это шум дробности из-за неточности ЦАП. Без дробности шум на порядок ниже. А точным ЦАП не сделать, поскольку резисторы «размазаны» по печатной плате. ЦАП должен быть внутри микросхемы.

Распределенность положения думаю роли не играет, частоты достаточно низкие. Какая точность нужна? Есть матрицы резисторов. Почему спрашиваю, делал мультибитный сигма-дельта модулятор на частоту около 100 МГц, 8 резисторов, точности хватало, внутри одной сборки разброс - доли %.

Кто о чём, а вшивый о бане: мои мысли о рандомизации синтеза терроризируют мой мозг. Сейчас пришла в голову простая и вместе с тем нетривиальная идея использования для полной рандомизации элементарной RC-цепочки, управляемой цифровой рандомизацией. Мне кажется, что это ответ на все вопросы, в т. ч. по управлению.

Можно немного поподробнее? Не очень понятно о чем речь.

Использованы именно матрицы резисторов: 8 штук по 4 резистора в каждой. Но влияет также и временнОе рассогласование: 32 дорожки разной длины от FPGA до резисторов. Возможны также и искажения сигналов с выходов RS-триггеров в FPGA. Эти триггеры являются составной частью ЦАПа. Одно ясно, что дело в ЦАПе.

Между самими матрицами есть разброс и не малый. Допустим 1%, а это считается высокой точностью, меньше точности младшего разряда 7-битного ЦАП. Есть матрицы резисторов более 4 шт, вот о чем говорю. Пусть будет 5 %, но главное внутри матрицы будет точнее. Нельзя ли в опытном образце сделать резисторов меньше?


Дорожки можно подровнять до 0.5 мм, решаемая задача. Триггеры желательно выносить за FPGA, делить цифровую и аналоговую части.

Конечно, можно было бы экспериментировать и дальше, но вот беда – сам я уже ни на что не способен, а помощников нет, и денег тоже нет.

В макетной части могу помочь, по схемотехнике, печати. Будем надеятся, что найдется спонсор.