Хороший вопрос! И похоже, он самого Виталия поставил в тупик:


Рискну предположить, для той же цели, что и в ДДС. А зачем он в ДДС? Если задать такой вопрос, то в большинстве случаев ”стандартный” ответ будет: ”Ну как? Чтобы получить требуемую форму сигнала, например, синусоиду.” (А если треугольник или меандр?)

А вот и нет! ЦАП нужен для получения требуемой частоты, т.к. без него макс. ошибка может быть равна периоду частоты клока. И именно ЦАП (вместе с ФНЧ) ”вычисляет” (аппроксимирует) ту точку А перехода через 0. Т.е. это некий весьма эффективный аналоговый вычислитель (процессор, аппроксиматор и т.д.).



Как сказал Тау:

Другие методы пока не так эффективны. Цифровая ЛЗ? Это было бы наиболее оптимальным способом, хорошо стыкующимся с цифровой основой ДДС, но её пока в наличие нет (с требуемым разрешением). Аналоговая задержка (фазовращатель)? Но тогда опять нужен ЦАП, чтобы управлять ею. ШИМ-? Ну, и так далее – бег по кругу.

И всё-таки, хотелось бы видеть ДДС без ЦАП, т.к. это дорогое и избыточное решение (как и в PDS ). Кстати, поэтому, мне кажется, полезным порассуждать о методе Виталия (безотносительно, будет ли он реализован или нет), т.к. это может сгенерировать новое решение, которое может быть спроецировано на ДДС (и обратно). Не каждый день, и не многие из нас могут сгенерировать действительно что-то новое, а не белый шум. Поэтому, перезадам тот же вопрос Виталию:

А зачем в PDS ЦАП? Ну, если в двух словах, чтобы схватить саму идею - как на лекции для студентов? Какова его функция?



Если складывать две дискретные синусоиды одинаковой частоты, но с разной амплитудой/фазой, что будет происходить с фазой суммы синусоид? (Хочется поискать что-то ещё, что может крутить фазу).

Сообщение отредактировал Chenakin - Mar 11 2017, 06:24

Речь шла именно о микросхемах, не имеющих LVDS-интерфейса, где управляющий интерфейс постоянно молотит. О гальванике я уже говорил, оптроны - лучшее решение для НЧ, жаль что невозможно использовать трансформаторы. От мощности TTL выходов придётся развязываться классическими RC-цепочками или ещё как-то. Но эти спуры формируются, как я понял, не только из-за этого, а также внутри самих микросхем синтеза. Вот для этого и есть смысл ввести такие манипуляции, если я не ошибаюсь.

А так да, пока что всё идёт к тому, что надо менять управляющие CMOS входы и выходы микросхем синтеза на LVDS, но это уже от нас никак не зависит.
--------------------------------------------------
Праздники прошли Нас догнали Будни
© Калинов Мост

крутить фазу поможет "вспомогательный аргумент" Ф.
если есть две синусоиды с разной фазой одной частоты ,то получить произвольную фазу нет проблем.

Выхожу сегодня на пробежку и вижу на капоте машины

Виталий, поздравляю с продвижением в массы )


Да, формально LVC до 200-250 МГц.


Не думал, что встречу человека, также повторившего эту схему ) Есть свои нюансы, например падение внутреннего усиления с ростом частоты, не для массового применения.


У AUP серии времена setup/hold лежат в диапазоне +-0.2 нс, действительно "попасть" в 2.5 нс (400 МГц) не составит труда.


Есть такая проблема, в этом случае стоит подумать о переходе на AD9512 с отдельным программированием паузы и длины импульса.


Кстати, есть очень красивое применение коротким импульсам (длительность = одному периоду). Например умножаем 100 МГц на 20 и потом делим на 20 с длительностью в один период. Дальше подаем на LO вход смесителя и получаем гармониковый смеситель от 100 до 1000 МГц с гарантированными характеристиками. Для случая, если кто боится использовать диоды с накоплением заряда или для применения в интегральном исполнении, квиксин в микросхему поместить.


Открываю документ по AD9163 на странице 15, рисунки 17, 18, 19, режим DIGITAL SCALE = -6 dB, SHUFFLE TRUE (тонкая синяя линия). На частоте 1 ГГц SFDR составляет -85 дБс, при этом уровни второй и третьей гармоник находятся на том же уровне, и по их форме понятно, SFDR определяется именно гармониками, а спуры лежат ниже. Приводим -85 dBc к 10 ГГц и получаем -85 + 20log(10) = -65 dBc. За вычетом гармоник получаем не хуже -70 dBc. Это конечно шуточные выкладки, у Александра лучше чем -70 dBc, с запасом написано, но если немного потрудиться над ЦАП, все может быть.


Мне показалось, "на пальцах" легче восприятие, чем куча формул. Если попытаться применить эту технологию, от PDS ничего "родного" не останется. Там все крутится вокруг линейности и шумности TDC преобразования, остальное - математика.


Это уже интереснее.


Значит, что цифровая часть современных ЦАП работает не на 12.8 ГГц, а на 400 МГц (для примера пишу, цифры могут быть другие) и только одновременная работа 32 ядер DDS дает возможность перейти на высокую частоту. В более ранних микросхемах принцип был такой же. Пример этого ЦАП писал выше.


Еще раз подчеркну, ФНЧ - аппроксиматор без потерь, без добавления шума. Организовать регулируемую задержку без потерь намного сложнее.



Стоп, крутить фазу можно и одной дискретной синусоиды, до этапа ее перехода в аналоговый вид.


Не очень дорогое. Кстати, с обратным преобразованием синус-цифра те же проблемы и лучше АЦП пока ничего придумать не могут ) Интересное замечание - с одной стороны ЦАП и АЦП обладают нелинейностями, а с другой стороны позволяют бороться с ними собственными средствами. И еще, без ЦАП невозможно будет полнофункционально модулировать. Как быть с I/Q модуляцией? Отдельная схема? Тоже между прочим не простая. Это одна из причин, почему не желательно бороться со спурами в офсетном делении.


На таком уровне уже ничего не поможет.

Коллеги, а кто-нибудь синтезатор на базе digital pll http://stepfpga.ecbcamp.com/doc/_media/dds_pll.pdf
типа ad9549 http://www.analog.com/en/products/clock-an...ion/ad9549.html что нибудь делал? Уж очень разнообразные заманчивые варианты просятся в ее блок схему вместо формирующего фильтра.

Приведу похожий пример с PDS. Тактовая, опорная частота 1600 МГц. При этом ЦАП работает, как и в вашем случае, на частоте примерно 400 МГц. Прилагаю рисунок спектров в PDS и PDS-DS (с дельта-сигма модуляцией) при погрешности ЦАП 0,1% (среднеквадратическое значение, цифра от ADI). На частоте сигнала 12,8 ГГц в полосе отстроек 2 МГц получается не хуже -90 дБн.

Может здесь что найдете:
 p1.pdf ( 920.39 килобайт ) Кол-во скачиваний: 61
 p2.PDF ( 3.93 мегабайт ) Кол-во скачиваний: 66


Решение известное и, действительно, красивое. Только, вот, нужно ещё и фаз. шум сохранить после деления на 20 (и последующего умножения - интерес, ведь, в гармониках?). В КС я решился использовать только 3 и 5 гармоники делителей, и то далеко оторвавшись от шумового пола.


Да, ФНЧ без потерь. Чего не скажешь о ЦАП. Вот там и шум, и спуры, как раз и добавляются.



Не будем спорить. Всё относительно. Если делать UXG, то, да, недорого и весьма эффективно, лучше и не придумаешь. А вот если модуль на ладошке, то получим большую грелку. Пока, во всяком случае.


Ситуация понятная. Сравниваем двухуровневую логику (0 и 1) с n-уровневой (а при большом n переходим в чиcтый аналог). Последняя куда эффективней, но тут начинают сказываться свои недостатки (вспомните, как Вам не понравилось трехуровневое управление в AD9515, и я это полностью разделяю). Или взять аналоговую звукозапись - пластинки, магнитофоны бобинные, потом кассетные… И где это всё теперь? Всё на флешке, в чисто цифровом виде. Туда и идём.


А как с ней быть применительно к DDS? Вы собираетесь её формировать непосредственно на выходе ЦАП?


Отлично, я как раз об этом. Можно ли это как-то применить в ДДС без ЦАП-а? Если сформировать несколько синусоид в цифровом виде (NCO), то, суммируя их, можно получить сдвиг фаз, чтобы заполнить неопределённость в один период клока? Это пока такие мысли вслух…


Сумматор – тоже схема без потерь (и без ЦАП-а).


Как это можно использовать в DDS, чтобы убрать неопределённость по времени (см. выше)?

Я его даже заставил работать устойчиво с нечетным Кд, когда-то тут темку по этому поводу открывал.


Если достаточно четных Кд, то добавление еще одного Д-триггера полностью решает все упомянутые нюансы такого делителя на ADF4002.

Да, очень даже ничего. Красивое решение. А задержку какую-то использовали, чтобы подравнять D и С-входы (имеется ввиду D-триггер для reclocking-a)? И ещё. На 1.6 ГГц такой прибамбас не встречали? Интересно было бы попробовать с AD9515.

Нечем возразить. Остается догадываться, какие были шумы и спуры на этапе моделирования AD9163.


Да, конечно, за шумом следить обязательно, с делителями - особенно тщательно. Идея не меняется, как один из вариантов перехода на строб-смешивание и отказа от использования переключения нескольких умножителей с разными коэффициентами деления. Даже видел в одном из патентов нечто похожее, где перешли внутри микросхемы со схемы с целочисленным ФАПЧ на строб-смешивание + ФАПЧ и получили выигрыш по шумам на 20 дБ.


Интегральные линии задержки с большим разрешением, которые мне знакомы, сделаны на последовательно включенных логических элементах - нелинейность хуже ЦАП (источник спуров), про шумы лучше не говорить. В дискретном виде делают линии задержки на интегрирующих цепях (RC), и при больших задержках набегают шумы (аппроксиматор с потерями).


Да, с грелками проблема. С косвенным синтезом сложно потягаться.


Комплексное перемножение DDS и I/Q, по классике, в цифре, потом на выход ЦАП. До первого умножения все понятно, с умножением - квадратуры надо как-то трансформировать, да и само умножение подойдет только активное.


Мне кажется подвох здесь кроется в том, что нужно не фазой крутить, а задержкой, точнее частотой, а сложением одночастотных синусоид невозможно получить новую частоту (гармоники не считаем). Да и из двух разных, но фиксированных, частот невозможно получить произвольную.


Темку помню. Когда выходной сигнал близок к меандру, в его спектре нечетные гармоники имееют бОльшее значение, для четных может усиления в петле не хватать, думаю так.


Жду когда появится АЦП с достаточно малой задержкой по выходным данным (для широкой полосы в петле) и хорошей динамикой, чтобы использовать его вместо TDC. Хорошая конкуренция прямосинтезным схемам будет.

С точки зрения фазовых шумов выбор гармоникового смесителя - это крайне сомнительное решение. Что бы ни писали и ни говорили про сэмплеры, и на чем бы они ни были построены (NLTL, SRD), по динамическим характеристикам они всегда проиграют фундаментальному миксеру. Таким образом, на деле единственный аргумент в пользу сэмплера - это видимая простота (дешевизна) решения. В приличных оффсетных схемах синтеза используется все-таки фундаментальный миксер. Умножитель в виде генератора гармоник если уж использовать, то тогда хотя бы отдельный, по RF концу и с преселекцией т.е. фильтруем только нужный продукт умножения.

Чтобы упростить требования к фильтрации подставки, сам оффсет лучше делать не в одно действие, а в два (а если надо, то и в три). То есть иметь "старшие" гармоники и "младшие". И два фундаментальных (или три) миксера. И отсюда получается, что на практике куда удобнее работать с делителями и бинарными умножителями (а также просто усилителями в компрессии), чем с SRD и сэмплерами. Здесь приходится признать правоту Александра.

Шумовые ограничения при работе с современными цифровыми делителями для формирования гармоник вырисовываются такие: примерно -145 на частоте 5ГГц, что соответствует -135 для третьей гармоники 15ГГц и в -139дБ на 10ГГц. Отстройка 10кГц. До этих уровней шумов делители для получения "кривых" коэффициентов умножения 1,5 и 2,5 будут, пожалуй, наиболее эффективным решением.

Насчет спуров КС и цифры -70дБ по спурам. На уровне системы там ситуация такая. -70дБ (узкий диапазон DDS) -32дБ (минимальный N в блоке апконверсии/деления примерно 40) = -102 + 10дБ (максимальный N=3 в петле CRO)= -92 +10дБ (использование третьей гармоники "базы") =-82дБ. Это худший случай для 10-гиговой версии. У FSW-0020 плюс еще 6дБ из-за деления на два в петле. Получаем -76 по цифровым спурам в самом худшем случае. Аналоговых спуров на уровне системы быть вообще не должно. Ну а найти эти максимальные спуры - задачка, наверное, не из легких.

Ретроспективный вопрос к Александру. Почему в КС Вы остановились на частотном плане 96-192 (а не 64-128). Из-за HMC587 и цифры 10 гиг? Или из-за требований по допустимой относительной перестройке CRO/DDS?

Сообщение отредактировал Sergey Beltchicov - Mar 12 2017, 10:48

вроде бы нет.

получить то сдвиг фаз можно, но только в цифровом виде ( отсчетов) , привязанных жестко к тактовым импульсам. Без интерполяции аналоговым фильтром "снаружи" мы не увидим новую "точку А перехода через 0"

Если бы своими глазами не видел -130 дБ при отстройке 10 кГц при умножении со 100 МГц до 10 ГГц, думал бы также. Причем по компактности (спичечный коробок), стоимости и потреблению нет ничего близкого. Возможно в этом случае обязательно применение первичных источников с хорошими шумами в дальней зоне, с меньшим влиянием эффекта наложения. Но лучше -130 дБ не вижу особого смысла делать, по крайней мере на данный момент для насущных задач в диапазоне 1-10 ГГц. Помню Александр говорил про многократные попытки использования SRD, в чем же там была загвоздка? Наиболее вероятная проблема. Не дает покоя этот вопрос.


Давно слежу за прогрессом в этом направлении у Silabs. Взять например Si5380, не видно классической полки от детектора, похоже шумы в петле повторяют кварц на AT срезе не высокого качества.

Это похоже совсем другая технология, при сходных названиях.

Тут все таки классический VCO с заморочками в виде programmable digital loop filter.
А аналоговые девицы сделали что то странное- цифровой ФД перед ДДС. И в конце даташита показали пример двухпетлевого синтеза, хотя там конечно просто zero delay loop для клока реализован, но ничто не мешает делать такую цепь на другие частоты и выводить выходной сигнал с нее.

Две PLL внутри, внутренняя и внешняя, во внешней в качестве ФД используют АЦП. ГУН классический, но меня больше интересует шумность детектора.