Всем привет!

При переезде проекта с Stratix V на Arria 10 столкнулся с интересной и неприятной вещью в тех местах, где происходит чтение данных из блоков памяти M20K (и на выходе этой памяти не стоит регистр):
тайминг стал хуже и эти пути мешают укладыванию по частоте. Хотя я ожидал обратных результатов: Arria 10 позиционируется как более продвинутый чип, чем Stratix V.

Для демонстрации этой проблемы я сделал минипроект: https://github.com/johan92/s5_a10_ram_test

В его основе лежит SIMPLE DUAL PORT RAM, где с одного порта происходит чтение данных, прибавление каких-то чисел, и записывание данных обратно в память (через другой порт). В обоих проектах стоит clk с периодом в 3 нс.
Собрать проект можно через make в папках s5/a10. В конце cборки сформируется отчет вида s5/a10.clk.paths.rpt, где будут указаны пути, у которых худший тайминг в проекте.
Эти отчеты при сборке можно найти тут (осторожно, много трафика): https://github.com/johan92/s5_a10_ram_test/.../master/reports

Что мы видим (кроме того, что Arria проиграла в тайминге):
начало худшего пути у Arria выглядит так:


А у Stratix так:


Две наносекунды (1.991) на чтении из памяти на мой взгляд это очень странно (по сравнению с тем, что у Stratix).
Каких-то изменений в структуре блоков памяти я не нашел между Statrix V и Arria 10 в даташитах (которые бы объяснили, что здесь происходит), поэтому я и решил создать этот топик.
Встречали ли вы что-то похожее в своих проектах под Arria 10? Может быть я что-то делаю не так?

Заранее спасибо за идеи и предложения

Quartus:


P.S.
Ставить триггер на выходе памяти - это хорошая идея, но меня здесь интересует физика вопроса и маркетинг, который говорит, что Ария во всём лучше Стратикса

Странно что вы просто не привели и не сравнили тайминги памяти из шитов
(у хилинха они там приведены, думаю шта и у альтеры тоже).

А так не понятно, зачем этот тэст.

Приведите полное наименование микросхем, участвовавших в тесте.
По нему можно уже рыться в мануалах в поисках ответов. У себя в проектах при работе с трансиверами наблюдал ускорение при переходе на Арию 10.

В примере указана ES микросхема 10AX115N3F40E2SG

Дабы исключить тайминги ES проверил пример с индастриал микросхемой, установленной на поставляемом DevKit'e (10AX115S2F45I1SG).
Кардинально ситуация не изменилась - улучшение тайминга сопоставимо с более быстрым speedgrade внутри семейства.


Блок памяти можно сделать двух типов: когда задержка на выборку данных входит во входной путь адреса или когда в выходной путь данных.
Те триггер может защелкивать либо выходные данные, либо входной адрес.

Такая маленькая задержка в этом в пути в StratixV IMHO говорит только об одном, что на выходе стоит триггер, который и разрывает путь чтения данных.

*Для ASIC можно сгенерировать такие блоки памяти в которых будет разные тайминги для разных портов. Один будет ориентирован на записи (уменьшен setup по входам), а другой на чтение (меньше setup по выходу данных)