ПЛИС своими трансиверами не способны обеспечить jitter tolerance по стандарту на STM,
Если хотите соответствовать стандарту, - придётся брать внешний специализированный трансивер, типа Exar XRT91L3x или другие подобные.

Появилась у меня задачка одна, нужно принять входной поток STM-1 (155,5 Мбит/с) на FPGA. В наличии есть плата с ПЛИС на основе StratixV. Но в описании на гигабитные трансиверы Стратикса написано, что они работают в диапазоне 600 Mbps to 12.5 Gbps. То есть на них подать я этот поток не смогу (вернее смогу, но не смогу выделить частоту STM-1).

The 270 Mbps bit rate of SD-SDI is too slow for the transceivers in Xilinx FPGAs to receive directly. So, when using a Xilinx transceiver to receive SD-SDI, the transceiver is locked to its reference clock and oversamples the SD-SDI bit stream by a factor of 11X. The frequency of the clock from the Xilinx transceiver is related directly to the frequency of its reference clock and is nominally 148.5 MHz. A data recovery unit (DRU) is implemented in the fabric of the FPGA to recover the SD-SDI data from the oversampled data output by the transceiver. The 10-bit data stream from the DRU must be connected to the rx_sd_data_in port of the SMPTE SD/HD/3G-SDI core. The DRU also provides a data ready signal that is asserted when it has recovered each 10-bit data word. This data ready signal from the DRU must be connected to the rx_sd_data_strobe input of the SMPTE SD/HD/3G-SDI core. Normally, this data strobe is asserted at a 5/6/5/6 clock cadence resulting in a 27 MHz data rate. However, because the clock from the transceiver is not necessarily locked to the recovered data rate, this cadence may vary occasionally.

А разве нельзя тактировать альтеровский трансивер от внешнего стабиьного генератора?

желаю вам успеха при прохождении тестов при сертификации.

Обратите внимание на вот этот материал (презентация внутри), там как раз есть по теме STM-1. Вкратце - в режиме оверсемплинга вроде как можно. Взято с просторов AlteraWiki.
 GXIV_SIBoard_1Ch_Multirate_Sonet_GbE_FC4_4_input_clocks.zip ( 6.22 мегабайт ) Кол-во скачиваний: 65

Режим оверсемплинга можно, но тест на устойчивость к джиттеру, действительно, не пройдет. Т.е. на столе это работать будет, не более.

Но лайфхак есть.

А разве нельзя тактировать альтеровский трансивер от внешнего стабиьного генератора?

Режим оверсемплинга можно, но тест на устойчивость к джиттеру, действительно, не пройдет. Т.е. на столе это работать будет, не более.

Но лайфхак есть.

На такой скорости мне кажется проще использовать обычные выводы ПЛИС. Вход организовать через CDR, выход прямо с ПЛИС. Тактировать выход той же тактовой взятой с CDR, но почищенной от джиттера с помощью внешней микросхемы.

В свое время делал коммутатор для СТМ, который миксует данные с нескольких потоков СТМ, он же и тактовую раздает. Там у меня данные, которые я отдаю, стробируются от ПЛИСовой PLL, на которую приходят 155МГц с какого-то EXARа. А саму тактовую 155, сопровождающую данные, пришлось отдавать через ПЛИС просто от входа к выходам (так была плата разведена), минуя плисовую PLL, т.к. она только добавляла джиттер. Сама по себе ПЛИС Virtex-5 тактовую не испортила. Вроде до СТМ-16 там все так и работает.