А есть ли особый смысл в этих строчках ?

дело в том,что я работаю в Vivado и ISE.поэтому,к сожалению, принципиально важно работать на VHDL.
Да,это задание можно выполнить и с меньшим кол-ом програмного кода. но спасибо за интерес)))

Сообщение отредактировал lyzifer - Jul 14 2017, 08:58

Нет, просто привычка, чтобы задуматься, а не должно ли что-то по else зануляться, например. Несколько раз обжигался на том, что пропускал такие моменты.



Обе среды же прекрасно Верилог поддерживают.



На VHDL тоже можно написать компактнее, а на Верилоге даже длиннее. Суть не в языке описания, а в логике работы. Выше предложили, например, красивый вариант с удвоенным сдвиговым регистром и управлением диодиками каждым вторым битом - его еще компактнее можно сделать. Но у автора цель, как я понимаю, разобраться в логике работы, а не в том, чтобы сэкономить пару килобайт на жестком диске)

Я И НЕ ЗНАЛ. Ну да.прост надо уметь оптимизировать код (чего я явно не умею)

Оптимизация все-таки подразумевает уменьшение не кол-ва кода, а кол-ва ресурсов, в которые выльется в итоге этот самый код, само собой с учетом требуемых частот. А код, имхо, в первую очередь должен быть понятным и удобочитаемым. На том же Си, например, можно сделать смену значений в двух переменных так:

Но кто-то со стороны, пробегая ваш код глазами, вряд ли сразу поймет, что тут происходит.

Это неверное суждение. Код не надо оптимизировать. Это сделает компилятор.
Надо учиться формализовать задание и превращать написание кода не в "художественные промыслы" как тут большинство Вам советовало, а в "полуавтоматизированную рутину". Потому что цель разработки - это сделать с первого раза и без ошибок.
Я для ТС шанс предложил, но пока он не хочет им воспользоваться... Увы...

Не верю

VHDL - это просто жуткое количество совершенно лишнего текста.

Verilog же - компактный и красивый язык.
Ещё бы заменили begin\end чем нибудь кототеньким...

Очень прошу, давайте не будем спорить на эту тему. Мои предпочтения очевидны.
Моя вина. Я просто хотел показать новичку альтернативу, он сам и только сам должен решать что лучше для него

Лучше просто добавить в тему лаконичную демонстрацию этого факта относительно задачи этой темы.

Тоже огорчает эта устаревшая форма записи. В SV вроде это осталось так же для совместимости.
Может кто занимается синтаксической переработкой языка verilog, Какие-либо openSource проекты?
(только не превратилось бы это в кучу сахарных языков, как в js)

Из известных мне, только MyHDL - "надстройка" над python.

цель разработки - сделать, в первую очередь, чтобы без ошибок со второго раза
ибо, тот, кто придёт после вас, не будет разбираться в ваших оптимизациях, а станет переписывать - код в ведро





эти люди - извращенцы, сначала в паскаль добавили сей, а затем паскаль убрали, но почему-то не весь
я никак не могу себе это объяснить
или крестик сними, или трусы одень (с)

Сообщение отредактировал Огурцов - Jul 15 2017, 04:21

Давайте я объясню.
после меня никто код не переписывает. Для этого есть правила оформления кода.
А по сути я бы сделал так.
Ввел бы параметры:
"Дебаг_релиз"
"Импульс_дебаг", "Импульс_релиз"
"Пауза_дебаг", "Пауза_релиз"
"Число_LED"
"Инверсия_LED"

Далее - сдвиговый регистр на 2 * "Число_LED". Нечетные на LED напрямую или с инверсией в зависимости от "Инверсия_LED".
У этого регистра должно быть 2 входа управления: загрузка и сдвиг. Ну и шина данных для загрузки с кодом "1". Эта единичка и будет сдвигаться по регистру...
Теперь далее. Поскольку есть паузы - добавляем программируемый таймер. Его разрядность считаем по формулам от длительности импульса и паузы и выбираем большую. Для этого делаем функцию... Чтобы ни в коем случае не руками... Таймер обычно часто применяемый "кирпич", поэтому с ним проблем вообще нет...
У таймера должно быть 2 входа: загрузка и шина данных, ну и выход готовности.
И последний компонент - автомат. 5 состояний. Исходное, когда грузится сдвиговый регистр и 4 рабочих. Загрузка таймера и ожидание готовности таймера для импульса и 2 таких же для паузы... Вот по этим 4-м состояниям он и бегает...
В состоянии автомата для загрузки таймера активен сигнал "загрузка таймера", не активен сигнал "сдвиг". Код загрузки берется из параметра. В состоянии ожидания конца счета - наоборот. Активен только "сдвиг".
Автомат грузит таймер и ждет окончания счета, потом бежит далее. В состоянии загрузки таймера дается импульс на сдвиг регистра.

Вот и весь проект.
Для симуляции берем например ИМПУЛЬС = 5, ПАУЗА = 3, ЧИСЛО = 4... Симулируется моментально.
Для релиза указываем реальные времена, все разрядности пересчитываются автоматически...
Теперь вопрос: ну и где тут ошибаться? Цель такого подхода в том, что каждый отдельно взятый кусок может быть проверен отдельно от всего остального...
Да, еще добавлю. Я одновременно веду 3 файла. В Ворде и визио - блок-схема, на верилоге и Срр для тестов...

Вы вняли мои слова
PS Я просто так говорю, что человек сам должен произвести выбор, без навязывания

Ваша программа прекрасно работает,за что ещё раз спасибо))))но теперь к ней нужно добавить кнопку так, чтобы когда нажал один раз,светодиоды загорались и тухли ,как и в предыдущем проекте, а при повторном нажатии светодиоды должны прекратить светиться до тех пор, пока я опять не нажму кнопку)уже 2 дня не получается это правильно реализовать((( я так понимаю надо добавить в проект ещё один входной сигнал кнопки (например btn) и один цикл if,где будет при btn=1 идти сигнал на светодиод,а при btn=0 .НО НИКАК НЕ ПОЛУЧАЕТСЯ.

Что-то странное вы пытаетесь сделать, если честно. Я имею в виду в коде, а не идею с кнопкой. Все, что нужно - завести дополнительный сигнал, например, signal ce : std_logic := '0'; и по каждому нажатию на кнопку делать ce <= not(ce); А дальше уже много вариантов. Можно, например, phase в нуле "заморозить".

А, ну и для железа по-хорошему нужно делать антидребезг и защиту от метастабильности в виде двух-трех регистров.

Сообщение отредактировал Tausinov - Jul 17 2017, 12:43

хм...по-моему,это очень хорошая идея))сейчас попробую))позже отпишусь))