http://spectrum.ieee.org/static/interactiv...-languages-2017

А у нас на форуме наоборот

Вот еще статистика отдельно для VHDL и Verilog - https://www.fpgarelated.com/showarticle/19.php
Статистика 2011 года - видно, что по разным странам статистика различается. И Verilog за счет более стремительного развития нагоняет VHDL.

Как они это считали? Если это сродни рейтинга Tiobe, то можно смело игнорировать.
Вот поэтому я борюсь, чтобы новичков не портили VHDL-ем. Знаю нескольких знакомых, страдают, потому что "дедушка на работе" указал им на этот язык изначально.

Я Вас умоляю!

ПМСМ, профессионал первым делом должен знать цифровую схемотехнику. Инструментарий описания тут вторичен.
А что до HDL, то знать надо оба (используя то, что больше нравится). Вот мне больше нравится VHDL.

Пописал и на том и на том. Больше нравится VHDL.

Судя по подписи пользователя lexus.mephi, счет 2:2

Вообще говоря, интересный метод составления рейтинга. Хотя касательно verilog/VHDL не совсем показательный - из 10 источников 2 - это вакансии и работа в штатах, а там всегда намного популярнее был верилог.
ЗЫ. А так интересно было бы повторить опрос по типу https://electronix.ru/forum/index.php?showtopic=65
Сколько у нас там AHDL-щиков осталось со схемотехниками и ручным вводом .

Казалось, что современный инструментарий как раз всё больше уходит от рисования схем.

Я за Verilog.

Тут по названию темы сразу было ясно, что это будет повод для холивара )) Давненько что-то не было.

Я начинал с VHDL, и даже готов согласиться, что для изучения основ схемотехники он будет предпочтительнее Verilog'а.
Но если рассматривать не только возможности описания аппаратуры, но и функциональной верификации, то тут Verilog/SystemVerilog гораздо поинтереснее.

Перевес в сторону Verilog уже давно бы был, если б не персонажи, которые каждый свой HDL-высер сразу грузят в ПЛИС и отлаживают в железе с помощью логических анализаторов.

Категорически согласен! Причем, надо сказать, что VHDL-2008 хоть и приобрел некоторые возможности для облегчения верификации, но мне почему от от них смешно становится, на фоне SystemVerilog они убогие. Я сомневаюсь что серьезные проекты обходятся без верификации, даже умея работать с лог анализаторами, а раз так, то человек не может быть настолько мазохистом, чтобы кушать горькие листья, когда рядом спелая Verilog-ягода

На этом я, пожалуй, свое участие в теме завершаю. Моя позиция была озвучена (будто я не сталкиваюсь с VHDL исходниками и не вижу качество языка).

И схемы современные есть. Когда полностью контролируемая цифровая схемотехника получается без захода в HDL, мутные симуляторы и тестбенчи, сразу работает в железе, возникает вопрос, а зачем нужно это г-но мамонта, которое мешает заниматься непосредственно задачей.

Голосую за человеческий синтаксис VHDL.

Вы имеете ввиду модельно-ориентированное проектирование из под Matlab HDL-coder, и т. п. ?

Да.

Есть еще High-Level Synthesis - System C и С/C++.

голосую за человеческий синтаксис в verilog, шоб его таки досичили до конца