CRO на 4 ГГц с малой добротностью уже выходит, возможно проще умножить на 2 будет на выходе. Но сейчас проблема не в генераторе, а в получении минимального шага дробного синтезатора.
Где нибудь есть сводная таблица по минимальным шагам перестройки дробников?
А то прийдется кик тут делать http://www.analog.com/en/design-center/ref...lab/cn0369.html
Вот надо же было выдумать термин "translation loop" для петли с переносом частоты.

А если перестраивать не CRO, а его опору, VCXO, например.

А это уже двухпетлевой синтез получается, но в таком режиме даже ADF4351 прекрасно работала. Тогда в качестве первой петли просится LMX2330 c каким нибудь VCXO или ПАВ, а его вторую петлю использовать как предделитель для опоры ADF4351

Я имел в виду подстройку VCXO с помощью ЦАПа. Один раз делал такое - повторяемость от -40 до +85 была изумительная.

Например относительно высокая выходная частота, выше 10ГГц, где подходящих ГУНов почти нет и нежелание использовать умножение. Намного проще что-то добавить на низких частотах, чем городить сложную СВЧ часть. Свой ГУН желания делать нет и закладывать изделие одного производителя без возможных аналогов - плохая идея.
Поэтому и возник вопрос - можно ли в петлю добавить какое-то фиксированное напряжение, например напряжение после фильтра петли с выхода CP подать на схему аналогового сумматора с фиксированным напряжением. Что в этом случае будет с шумами? Удастся ли получить, допустим -120дБн/Гц? Беглый поиск по интернету дал только картинку в одной из презентаций где заводят сигнал с DAC. Может не по тому запросу искал или это просто не работает и не надо тратить время?

khach Микросхема, наподобие ADF4159/4169 не подходит? Заявляют что Fres=Fpfd/2^25, стр.11. При частоте сравнения 50МГц ФШ -100, разрешение по частоте 1,5Гц. Может есть еще что-то похожее у других производителей из относительно новых разработок.

Ещё раз вернёмся к идее PDS синтезатора. Напомню, что главная проблема там – как просумировать выходы парциальных детекторов, переключаемых двумя последовательностями импульсов: опорными и сигнальными, полученными в соответствующих фазорасщепителях (распределителях импульсов). Для наиболее точного суммирования необходим ЦАП. Но не обычный, стандартный, а способный работать при тактировании одновременно двумя разными сигналами. Он должен быть сегментированным по числу парциальных детекторов, чтобы одна из названных последовательностей записывала в сегменты «единицы», а другая их стирала. В таком варианте каждый сегмент ЦАП служит парциальным детектором. При серьёзной разработке микросхемы PDS такой ЦАП должен находиться внутри микросхемы, а не за её пределами, чтобы избежать потери его точности из-за временных и амплитудных неточностей, возникающих на довольно длинных и неодинаковой длины проводниках, соединяющих ЦАП с микросхемой (или с ПЛИС, если чисто цифровая схема выполнена там). Но, к сожалению, желающих заняться такой разработкой не нашлось.
Вопрос к специалистам по ЦАПам, в которых сам я плохо разбираюсь. Существуют ли такие FPGA, в которых можно было бы вместе с чисто цифровой частью выполнить также и ЦАП с описанным выше алгоритмом работы?

https://www.xilinx.com/products/silicon-dev.../soc/rfsoc.html
Это, по сути, единственный "доступный" SoC с RF ADC/DAC. Одним словом, осуществляются первые шаги.

Когда-то давно обсуждалось. Однако вопрос стал актуальным и я поэкспериментировал с внутренним умножителем AD9951. Интересно, что он по шумам у меня оказался прилично лучше, чем в датащите на картинках - судите сами согласно датащиту при тактировании 4*100МГц и выходной частоте 9.5МГц фазовый шум на отстройке 1кГц получился где-то -133дБн/Гц. У меня при тактировании 6*60МГц и выходной частоте 7МГц получился -142дБн/Гц. Притом в датащите измерялся фазовый шум, а у меня суммарный (амплитудный+фазовый). Вот такая картина:


А здесь зависимость шума от Ку встроенного умножителя (для Ку менее 6 шум оставался примерно на том же уровне, что и для Ку=6):


По результатам получилось, что могу обойтись встроенным умножителем, причем с неплохим запасом.

Спасибо за ссылку. Но, похоже, это не то, что нужно. Нет там FPGA. Это отдельные, самостоятельные чипы ADC и DAC. А как этот DAC встроить в FPGA, где должна быть также остальная, чисто цифровая часть PDS – непонятно. Нет ни Verilog, ни VHDL кодов. Однако спасибо Вам, возможно, попытаюсь связаться с авторами.

Читал сегодня статью Phase Noise and Jitter in Digital Electronics Enrico Rubiola
Был несколько удивлен тем, что старые микросхемы более медленные с худшими проектными нормами имеют меньший ФШ чем более современные. Особенно глава по DDS заставила задуматься. Похоже что древняя AD9854 предпочительнее по шумам чем AD99 серия, по крайне мере в оффсетных синтезаторах.
Может кто прокомментировать?

А просветите как интерпретировать dBrad2/Hz?

Ага, вроде нашел:

Нет таких.


В самом документе на AD9951 шумы на 9.5 МГц и 159.5 МГц не соответствуют закону 20logN, и по форме кривых - как будто измеряли на разных микросхемах.


BiCMOS/CMOS ? AD9858 точно с биполярным выходом была.

По семинару 28 июля Питер и 2 августа Москва. Семинар бесспорно прошел продуктивно и интересно. Огромная благодарность всем кто нашел время приехать. Сложилось стойкое впечатление, каждому из присутствовавших было о чем сказать. Надеюсь рамки семинара и формат общения будем расширять.

В патенте Баринова Д. А. "Широкополосный синтезатор частот" написано, что "..Преобразование частоты сигнала, производимое в расширителях диапазона, эквивалентно умножению частоты на дробное число, равное (1+1/D3)*(1+1/D4)*(1+1/D5)*(1+1/D6) (где D3, D4, D5, D6-коэффициента деления делителей частоты), максимальное значение которого 3,09 для приведенной в патенте схемы. При увеличении частоты в 3,09 раза уровень фазового шума увеличится на 20lg(3,09)=9,8 дБ." Не могу понять, почему использована формула, характерная для умножения частоты. Ведь на смесителях происходит сложение/вычитание частот. На выходе смесителя должны получаться фазовые шумы источника (LO или RF), у которого фазовые шумы доминируют. Например: пусть СПМФШ LO (4 ГГц)=-135 дБ/Гц, а СПМФШ RF (0,5 ГГц)=-153 дБ/Гц (допустим, 4 ГГц поделили на 8), тогда на выходе смесителя СПМФШ IF (4,5 ГГц)=-135 дБ/Гц с прибавкой в доли дБ. Если считать по формуле, приведенной в патенте, то СПМФШ IF (4,5 ГГц)=20log(1,25)=1 дБ. Вспоминается изложенная на форуме идея Ченакина Александра обхода известной формулы ухудшения фазовых шумов 20lgN с увеличением частоты именно за счет смесителей, что должно иметь место в данном патенте. А получается, что согласно приведенным в патенте рассуждениям данного "обхода" получить не удастся.

Таких ЦАП нет. Понятно. Но вопрос мой был о другом. Повторяю:
Существуют ли такие FPGA, в которых можно было бы вместе с чисто цифровой частью выполнить также и ЦАП с описанным выше алгоритмом работы?

Таких FPGA не существует. То, что Вам нужно, называется ASIC.
Стоимость разработки ASIC очень высока, всё опять сводится к рассыпухе.