Цитата(bogaev_roman @ Aug 3 2017, 15:29)

Я правильно понимаю, что Вы использовали мегафункцию SERDES и к качестве входного клока использовали выход PLL?
Нет, речь идёт о параллельной шине данных 24 бит между двумя FPGA. Входной клок приходит от FPGA-передатчика(25-й бит данных).