| |
|
  |
 MG Expedition ликбез ... |
|
|
|
|
 Aug 29 2017, 14:37
|
Участник
Группа: Участник
Сообщений: 25
Регистрация: 29-08-17
Пользователь №: 99 015
|
Цитата(fill @ Aug 29 2017, 15:09)  1. Цепь электрическая (a^^^) содержит две физические ( a и b ). Соответственно установить Custom на цепь электрическую. Физические тоже станут Custom.
2. Зайти в Netline Order и в таблице (если запустили из менеджера ограничений) или в топологии (если запустили из топологии) построить правильную последовательность соединений pin-to-pin. Иначе не будет доступен диалог создания пар пинов.
3. На электрической цепи запустить диалог создания пар пинов, тогда будут доступны все пины двух физических цепей из которых состроит электрическая. спасибо за помощь, подскажите, каким образом сделать "топологии (если запустили из топологии) построить правильную последовательность соединений pin-to-pin. Иначе не будет доступен диалог создания пар пинов.", точней что Вы имеете ввиду?
|
|
|
|
|
|
|
|
Aug 29 2017, 23:41
|
Знающий
Группа: Свой
Сообщений: 791
Регистрация: 14-05-05
Из: Минск
Пользователь №: 5 035
|
Цитата(New85 @ Aug 29 2017, 17:37) спасибо за помощь, подскажите, каким образом сделать "топологии (если запустили из топологии) построить правильную последовательность соединений pin-to-pin. Иначе не будет доступен диалог создания пар пинов.", точней что Вы имеете ввиду? да, вроде fill разжевал толково выкладываю проектик аналогичный fill-a посмотри в твоем случае самое простое - подтягивающий резистор исключить из Series в CES поясняю, т.к. цепь "сделать чтобы цепь считала U-R-U" довольно большая, то кусочек между резисторами не сильно исказить картину выравнивания
Прикрепленные файлы
qqq.7z ( 128.64 килобайт )
Кол-во скачиваний: 7
--------------------
Будь ты рабочий, будь ты профессор, а DxD-IOD-Exp должен знать каждый, чтобы не стать пособником империализма.
|
|
|
|
|
|
|
|
Aug 30 2017, 07:15
|
Гуру
Группа: Модераторы
Сообщений: 4 361
Регистрация: 17-08-04
Из: КП Две Поляны
Пользователь №: 512
|
Цитата(New85 @ Aug 29 2017, 17:37) спасибо за помощь, подскажите, каким образом сделать "топологии (если запустили из топологии) построить правильную последовательность соединений pin-to-pin. Иначе не будет доступен диалог создания пар пинов.", точней что Вы имеете ввиду? То что есть два режима манипулирования линиями соединений: - через таблицу
- непосредственно в графике
, подержите курсор на данной иконке более 3 сек. и увидите видео как она работает.
--------------------
Чем больше познаю, тем больше понимаю ... насколько мало я все таки знаю. www.megratec.ru |
|
|
|
|
|
|
|
Aug 31 2017, 06:15
|
Участник
Группа: Участник
Сообщений: 25
Регистрация: 29-08-17
Пользователь №: 99 015
|
Хорошо, спасибо за советы!
|
|
|
|
|
|
|
|
Aug 31 2017, 11:42
|
Гуру
Группа: Модераторы
Сообщений: 4 361
Регистрация: 17-08-04
Из: КП Две Поляны
Пользователь №: 512
|
Цитата(mov @ Aug 31 2017, 13:34) 1.В примерах Expedition_Eval. есть папка Library.В ней есть папка DatabookData c файлами sample.mdb и sample.dbc.
В описании подключают в проекте(xDx Databook) sample.dbc .
Но в Library есть свой Library.dbc. Какой всё-таки использовать ?
2.В LM если встать на папку Audio раздела Part библиотеки и ПКМ , то в меню пункт xDx Databook properties -> Поставмить в соответствие таблицу БД. Нужно это делать ? В dxDesigner-e в проекте (xDx Databook) это делается с файлом dbc. 1. Файл dbc это конфиг. файл описывающий к какой БД и как подключаться. Если написано sample.dbc, то и надо его подключать, хотя можете подключить и другой - возможно тоже будет работать. Все зависит о того какое имя БД там указано. Например в VX2.2 написано уже подключить SampleSQ.dbc (и именно он уже подключен к ЦБ) а в результате получите проблему, т.к в нем указано имя БД SampleSQ, а в описании конфигурирования запуска БД забыли исправить и имя осталось Sample.
2. Конфиг файл .dbc подключают к ЦБ только в случае если хочется редактировать данные атрибутов в БД прямо из библиотекаря. В остальных случаях в этом нет никакой необходимости.
--------------------
Чем больше познаю, тем больше понимаю ... насколько мало я все таки знаю. www.megratec.ru |
|
|
|
|
|
|
|
Sep 1 2017, 07:28
|
Знающий
Группа: Свой
Сообщений: 827
Регистрация: 30-06-04
Пользователь №: 226
|
Цитата(fill @ Aug 31 2017, 20:22) Изменение имени символа в одном разделе никак не влияет на имя символа в другом разделе. Проблема в том, что одинаковые имена символов в разных разделах и как задать изменение имени символа в нужном разделе с помощью ALE ?Получил Report по именам в Excel формате, из него сделал заготовку с одним изменением, указал столбцы А и В соотвественно, но ALE не даёт активности кнопок на панели Rename Symbol и как указать ALE ,чтобы правился нужный раздел(нужный sheet Excel файла).
|
|
|
|
|
|
|
|
Sep 7 2017, 12:22
|
Участник
Группа: Участник
Сообщений: 24
Регистрация: 28-07-16
Пользователь №: 92 737
|
fill, подскажите пожалуйста: есть готовая электрическая схема с ПЛИС, хочу распутать цепи приходящие от ПЛИС к шинам ЦАП и АЦП в xDx I/O Designer перед трассировкой. Возможен ли маршрут xDx Designer -> экспорт в xDx I/O Designer -> оптимизация, экспорт обратно xDx Designer -> xPCB и т.д. без использования HDL & XDC файлов, чисто импорт сигналов из дизайнера? Поковырял Import в I/O, ни в какую. Похоже, что он может импортировать путём import -> constraint manager costraints, но пишет в консоле что всё импортировано, но на деле сигналов никаких нет. Код # importdesign -idx -toplevel 2M-DES_r0 -mapfile 2MDES_r0 -oatfile 2M-DES_r0 -cddbfile 2M-DES_r0 -refdes DD2 -vendor xilinx -tool {vivado 2016.2} -family artix-7 -device 7a200t -package fbg484 -import_only_assignments -wizard путь/проект.prj {{} {} pcb signals_from_nets default_lib}
A pin 'A1' is connected to the electrical net 'ADC_DQd_N0' in the Constraint Manager, but has no equivalent signal in the xDX I/O Designer.
A pin 'A11' is connected to the electrical net 'GND' in the Constraint Manager, but has no equivalent signal in the xDX I/O Designer.
...
The constraints has been successfully imported. При синхронизации пишет, что всё у него Match и никаких изменений. В чём может быть дело и как правильно делать экспорт в IOD из xDxD?
Сообщение отредактировал Ezk - Sep 7 2017, 12:24
|
|
|
|
|
|
|
|
Sep 7 2017, 13:13
|
Гуру
Группа: Модераторы
Сообщений: 4 361
Регистрация: 17-08-04
Из: КП Две Поляны
Пользователь №: 512
|
Цитата(Ezk @ Sep 7 2017, 15:22) fill, подскажите пожалуйста: есть готовая электрическая схема с ПЛИС, хочу распутать цепи приходящие от ПЛИС к шинам ЦАП и АЦП в xDx I/O Designer перед трассировкой. Возможен ли маршрут xDx Designer -> экспорт в xDx I/O Designer -> оптимизация, экспорт обратно xDx Designer -> xPCB и т.д. без использования HDL & XDC файлов, чисто импорт сигналов из дизайнера? Поковырял Import в I/O, ни в какую. Похоже, что он может импортировать путём import -> constraint manager costraints, но пишет в консоле что всё импортировано, но на деле сигналов никаких нет. Код # importdesign -idx -toplevel 2M-DES_r0 -mapfile 2MDES_r0 -oatfile 2M-DES_r0 -cddbfile 2M-DES_r0 -refdes DD2 -vendor xilinx -tool {vivado 2016.2} -family artix-7 -device 7a200t -package fbg484 -import_only_assignments -wizard путь/проект.prj {{} {} pcb signals_from_nets default_lib}
A pin 'A1' is connected to the electrical net 'ADC_DQd_N0' in the Constraint Manager, but has no equivalent signal in the xDX I/O Designer.
A pin 'A11' is connected to the electrical net 'GND' in the Constraint Manager, but has no equivalent signal in the xDX I/O Designer.
...
The constraints has been successfully imported. При синхронизации пишет, что всё у него Match и никаких изменений. В чём может быть дело и как правильно делать экспорт в IOD из xDxD?
--------------------
Чем больше познаю, тем больше понимаю ... насколько мало я все таки знаю. www.megratec.ru |
|
|
|
|
|
|
|
3 чел. читают эту тему (гостей: 3, скрытых пользователей: 0)
Пользователей: 0
|
|
|
