Здравствуйте.

Занимаюсь вопросом выравнивания длин DDR3 интерфейса в режиме DDR3-1600.
В Technical Note от Micron TN4614 на странице 12 указано следующее:
For DDR systems,match CK trace length to CK# trace length ±20 mil, and CK/CK# trace lengths to DQS trace length ±500 mil. Что при стандартном FR-4 равно 71 пикосекунде.
При этом в Jedec и даташитах на DDR3 указано время на которое фронт DQS может быть сдвинут относительно CK tDQSS = ±0,27 tCK (avg) = ±337.5 пс, а также tDQSCK=±225 пс.

С какой все-таки точностью нужно выравнивать DQS к CK в режиме DDR3-1600?
Как рассчитать?

Как вариант там же где стандарты на сайте JEDEC вы можете скачать референс дизайны SODIMM модулей DDR3 и посмотреть какой порядок разброса.
Уверен три, четыре дизайна и все станет ясно. Там же кстати в стандартах DDR3 на SODIMM указаны все соотношения по длинам в виде картинок и таблиц.
Предельно ясно и очень доходчиво. Думаю лучше ориентироваться на дизайны от JEDEC там все конкретно.

Но там ведь будут указаны разбросы длин для модуля SODIMM. Помимо них есть разброс на материнской плате.
Если использовать выравнивание как в готовых дизайнах, тогда сужаются допуски, т.к. в дизайнах редко применяются крайние случаи выравнивания.

больше интересует выравнивание длин между контроллером и памятью расположенными на одной PCB.
Хотелось бы понять как рассчитывать максимальные задержки.

Вас сейчас интересует вопрос как трассировщика или как программиста? Немного непонятно.

как трассировщика

Какой у вас камень что что говорится в требованиях к нему? JEDEC и пр. это прекрасно, но у отдельного вендора может быть своя реализация контроллера памяти, со своими нюансами.

Производитель контроллера рекомендаций не дает, поэтому и обратился к jedec.
В даташите на память (micron) указаны значения по временным задержкам из jedec.

Ну не может ведь DQS от CK отставать на 225 пс. (4 сантиметра на FR-4).
Нужно ведь jitter ещё учитывать и т.п. при трассировке, а уже потом осциллографом смотреть чтобы с учетом всех помех, jitter и т.д. разница между фронтами не превышала 225 пс.
Не могу понять как это все учесть.

Неужели все пользуются только данными из рекомендаций и никто не считает реальные допуски, которые могут значительно облегчить трассировку?

Как вариант скачайте референс дизайны с похожими чипами от производителей, посмотрите как у них сделано. Если чип под DDR3 у производителя
гарантированно есть референс дизайн, максимум надо подписать NDA.

Расчеты из единиц длины в тайминги а также то как вы поняли документ пока не трогаем Давайте начнем именно с камня- что стоит на плате?

Почему не может?
DDR3 Write Leveling вроде должен эту задержку компенсировать автоматом.
Иначе как тогда fly-by разводить: клок идёт последовательно через все чипы памяти, а DQS напрямую к каждому ?
На 4 чипах памяти 4 см. может набежать легко.
Другое дело поддерживает ли Write Leveling ваш контроллер памяти и в каких пределах он может задержку выровнять?


P.S. Посмотрел TN4614 - это же манускрипт из музея 2006 года.
И речь там про обычную DDR память без индексов 2 или 3.

Добрый день всем!!! Кто-то пробовал увеличивать ширину проводников после выравнивания длин цепей (имеется в виду увеличение ширину внутри объекта Accordion Object)? HELP!!!

Какова предыстория этой ужасной драмы и в чем заключается проблема?

Не получился заданный импеданс 40 Ом. А также нужно выполнить условие - чтобы ширина 40-Омных линий была отличной от всех остальных ширин проводников в проекте.

Ну и поменяйте "не ту" ширину а "ту" ширину, в чем проблема? Какой вопрос такой и ответ- а вот ваше пояснение уникальное, надо отдать должное.

А вы пробовали ? Если бы все было так просто -этого вопроса здесь бы не было... Можно менять ширину у Track, а вот у Accordion Object - ширина не меняется (меняется амплитуда, зазор и т.д.), но не ширина. Делать переразводку слишком хлопотно из-за большого количества 40-Омных линий. Хотелось бы поменять ширину нажатием одной кнопки ))0. Пока ее найти не смогла (((