|
а кто-нибудь обращал внимание на дешевизну ECP5U от Латтиса, в чем подвох? |
|
|
2 страниц
< 1 2
|
 |
Ответов
(15 - 22)
|
Sep 27 2017, 10:49
|
Гуру
     
Группа: Свой
Сообщений: 2 198
Регистрация: 23-12-04
Пользователь №: 1 640

|
Цитата(des333 @ Sep 27 2017, 12:01)  Да, поддерживает  Точнее, ему всё равно на чём были написаны Ваши исходники. В отличии от Reveal  ну так я тоже о том, что пофиг - SV обрабатывается симплифаем, причем я люблю (со времен isplever-а) и IDE симплифая поэтому инсертеру пофигу на чем исходники, у него есть только EDIF ну и мое частное мнение, что самый лучший способ этих инсертеров у ксайлинса через исходный HDL (по крайней мере так было в ISE, что сейчас в виваде - буду смотреть скоро и опасаюсь подлянки)
|
|
|
|
|
Sep 27 2017, 13:59
|
Профессионал
    
Группа: Свой
Сообщений: 1 129
Регистрация: 19-07-08
Из: Санкт-Петербург
Пользователь №: 39 079

|
Цитата(yes @ Sep 27 2017, 13:49)  ну так я тоже о том, что пофиг - SV обрабатывается симплифаем, причем я люблю (со времен isplever-а) и IDE симплифая поэтому инсертеру пофигу на чем исходники, у него есть только EDIF
ну и мое частное мнение, что самый лучший способ этих инсертеров у ксайлинса через исходный HDL (по крайней мере так было в ISE, что сейчас в виваде - буду смотреть скоро и опасаюсь подлянки) Ну, я в Lattice совсем новичёк -- поэтому могу про многое быть не в курсе  Но default'ный (тот, что больше описан в доке) вариант у Reveal -- это из HDL. И при таком варианте SV он как раз и не поддерживает. Подсунуть ему EDIF пока не пробовал, надеюсь никаких проблем с этим у него не будет  UPD. Цитата(des333 @ Sep 27 2017, 16:55)  Подсунуть ему EDIF пока не пробовал, надеюсь никаких проблем с этим у него не будет  Ага, надеюсь  Спасибо, Lattice: Цитата The EDIF flow is fully supported in Reveal. However, you must be aware of the following: - Reveal Inserter must be started from a Diamond project. In order to use
the EDIF flow with Reveal Inserter, you must start Reveal Inserter from a Diamond project containing either EDIF source or mixed VHDL & Verilog source files. Projects with only VHDL or Verilog will run Reveal Inserter with an HDL source flow. - In the EDIF flow, the representation in Reveal Inserter is of the EDIF
hierarchy and signal names. Buses appear as individual signals instead of buses, as in the RTL flow.
--------------------
|
|
|
|
|
Nov 2 2017, 09:38
|
Участник

Группа: Участник
Сообщений: 22
Регистрация: 30-07-15
Из: Новосибирск
Пользователь №: 87 783

|
Чипы ECP5U как мне видится достаточно не большие(до 6 PLL) и если ваш проект из него выростет - заменить не что то большее pin compatible видимо уже не получится. Да и маркировка слегка загадочная - нужно не путать их три типа: голую логику, ~3Gpbs и 5Gbps(ECP5U-5G) модификации...
|
|
|
|
|
Nov 2 2017, 10:16
|

Лентяй
     
Группа: Свой
Сообщений: 2 203
Регистрация: 11-10-04
Из: Санкт-Петербург
Пользователь №: 843

|
Цитата(Александр С. @ Nov 2 2017, 12:38)  Да и маркировка слегка загадочная - нужно не путать их три типа: голую логику, ~3Gpbs и 5Gbps(ECP5U-5G) модификации... Вот как раз с маркировкой у ECP5 все в порядке: LFE5U - XX - X XXXXX X - без трансиверов LFE5UM - XX - X XXXXX X - 3,2 Gbps LFE5UM5G - XX - X XXXXX X - 5 Gbps Все просто, как грабли...
--------------------
Чтобы слова не расходились с делом, нужно молчать и ничего не делать...
|
|
|
|
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|