Всем привет!
Задача - получить задержку сигнала. ПЛИС - altera EPM3064. Среда - QUARTUS II 13.0.
Мне бы хотелось просто поставить некоторое количество инверторов между входом и выходом, но при синтезе оптимизатор их убирает.
Пробовал директиву /*synthesis keep*/, не помогло.

Подскажите пожалуйста, как поступить.

/*noprune*/

но вообще лучше так задержку не делать))
ну или lcell вставлять

lcell не убирает

с lcell разобрался, спасибо.
Однако все-таки интересно, как отключить оптимизацию в конкретном куске модуля.
/*noprune*/ не помогло, явно что-то делаю не так:

wire keep_wire /* synthesis keep */;

Спасибо, добрый человек! У меня получилось:

keep_wire - это просто имя, может быть любым, понятное дело. Привел пример с сайта Altera.

Вы цепочку инверторов поставили в ознакомительных целях? Просто интересно, что ожидается от такой схемы, изначальная идея, так сказать.
1. Вы привели схему после синтеза, расположение элементов может меняться от компиляции к компиляции, если их не прибить гвоздями и, соответственно, временной путь прохождения сигнала будет меняться.
2. Временной путь зависит от трех параметров - температура, напряжение, технологический разброс. Задержка сигнала будет плавать от этих условий.

Насколько будет плавать, вы не подскажете? Топикстартер тоже мог бы показать по отчетам TimeQuest.

Ну так это "задержка".
Но не сигнала, а головной боли. Или каких-либо сбоев. Причем это как мина, которую подбрасывали в угольный тендер. Ясно, что паровоз от этой мины рванет. Но точно сказать где нельзя....
Так здесь у ТС имеется CPLD. Она маленькая, плохой проект со сбоями в ней сделать трудно, т.к. проверяющий сможет заметить. Ну так хоть так. Авось удастся подложить мину. Я такого одного застал, правда он быстро уволился. Так вот он под каждую плату корректировал число ячеек. Правда там плат было немного, но все же... А его начальник в этом ничего не понимал и считал, что это "типа круто"...

Ах! А lcell для чего предлагаются?

Сильно будет зависеть от расположения пинов. Если обычная сигнальная линия по горизонтали, пересекая блоки дсп и память, то несколько нс (я для аррии 5 смотрел как-то). Точнее - только отчет TimeQuest для крайних углов анализа - по самой быстрой и медленной модели.
Периодически сталкивался с реализациями генераторов высокой частоты на инверторах (точнее lcell) на ПЛИС - в комнатных условиях на одном модуле все хорошо, ради прикола ставил мощный обдув и разработчик начинал впадать в ступор, не понимая что происходит.

Я как обычно слона не заметил, извиняюсь. Может с CPLD и прокатит.

Так то общая задержка от ноги к ноге. А каков был разброс от условий?

Это разброс, общая задержка до 10нс.
ЗЫ. Сейчас провел анализ быстрый. К сожалению нет возможности прикрепить файлы. Можете проверить сами. Чип 5AGXFB5K4F40I5, протянул вход на выход по диагонали (пины AL33-G6). На самой медленной модели суммарная задержка 14.249нс, на самой быстрой 13.339нс. Т.е. разброс почти в нс, при этом сигнал идет один в один, т. е. нет дополнительных слоев логики. Ну и код:


ЗЗЫ. Одна компиляция, только подставляется другая временная модель, приведенные задержки были SLOW, самая быстрая модель MIN_fast -40C для 1100mV дает задержку 8.025

Понятно. И это зависело только от условий? Раскладка цепей всегда была одной и той же?
И еще - lcell-ов у вас там не было? А разброс был. Так отчего тогда такая нелюбовь к lcell, если и без них все гуляет?


Там другая "логика" есть, нам недоступная. Переключатели с рядов на колонны, драйверы входов-выходов...

Что хочу сказать. Конечно, там, где можно обойтись синхронной работой, то так и нужно. А где нельзя - там придется втыкать задержки. Да, нужно внимательно симулировать, изучать, как оно будет работать. Но выбора нет.