реклама на сайте
подробности

 
 
> Можно ли для LVDS сигнала задать пару выводов?, в Quartus, Verilog
ViKo
сообщение Jan 6 2018, 16:57
Сообщение #1


Универсальный солдатик
******

Группа: Модераторы
Сообщений: 8 634
Регистрация: 1-11-05
Из: Минск
Пользователь №: 10 362



Задаю один вывод. Другой парный подключается сам.
(* chip_pin = "89", altera_attribute = "-name io_standard lvds" *) input ClkIn,

Но пишет предупреждение.
Warning (176118): Pin "ClkIn" is a differential I/O pin but does not have its complement pin. Hence, fitter automatically created the complement pin "ClkIn(n)"

Как в атрибутах задать оба вывода?
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 22nd July 2025 - 16:32
Рейтинг@Mail.ru


Страница сгенерированна за 0.0138 секунд с 7
ELECTRONIX ©2004-2016