Приветствую уважаемые посетители форума !
Возникло некоторое непонимание как на Altera реализовать приём данных по LVDS с динамической подстройкой фазы, т.е чтобы данные считывались по центру битового периода(sample window), а не в зоне джиттера.
Думаю тут будет уместна эта картинка для наглядности:

К сожалению, Cyclone V, который на моей макетной плате, не содержит блоков DPA (dynamic phase alignment), а в альтеровских application notes я не увидел алгоритмов реализации(может плохо смотрел или не туда), поэтому смотрел как это реализовано у Xilinx(XAPP460, XAPP861, XAPP224), но неужели у альтеры нет ничего похожего ?
Данные принимаю при помощи мега функции ALTLVDS_RX с калибровкой по тестовым паттернам.

У МАХ10 есть DDR?

Если верить "MAX 10 External Memory Interface User Guide" то есть DDR регистры. И судя по "MAX 10 High-Speed LVDS I/O User Guide" их можно применять как приёмники LVDS

Сообщение отредактировал Flip-fl0p - Aug 16 2017, 05:04

Приветствую.
Смотрю доку на Cyclone 10, правильно ли понимаю, что блок DPA работает автоматом без всяких управляющих сигналов? Т.е. подобрать определенное значение задержки не получится, все настроится автоматом оптимально?

Очень похоже что так.

Т.е. оно круче чем у Xilinx (Kintex-7), там автомат калибровки необходим, но тапов там больше.

Всё само сделает, круто


В Arria V использовали эти блоки?

Пока нет. Если бы использовал ответил бы гораздо уверенней
По структуре шины управления не нашёл.

А есть где нибудь информация по какому принципу работают блоки DPA, т.е. как определяется центр окошка ?

А откуда информация что DPA подстраивается именно под максимум глазка? Можете указать документ?

Прямо об этом вроде нигде не говорится.
Но вот тут вот:
https://www.altera.com/en_US/pdfs/literature/an/an236.pdf

Да, я тоже уже успел кое что найти. А то сбило что у них режимы либо DPA либо CDR, а это всё таки не одно и то же если DPA работает по глазку.