Приветствую знатоков.
Прошу подсказку в простом вопросе.
Filter Design & toll в приемлемом варианте фильтра по идее получить исходный код HDL ( Targets -> Generate HDL -> Global Setting-> Ports -> Input data type/Output data type )
Цитата
ENTITY filter IS
PORT( clk : IN std_logic;
clk_enable : IN std_logic;
reset : IN std_logic;
filter_in : IN real; -- ?????
filter_out : OUT real -- ??????
);
END filter;
Хоть тип шин входа и выхода и выбираешь стандартным STD_LOGIC_VECTOR генерация дает почему-то Real, что обнуляет ценность исходника для прямого применения.
В чем же секрет?
Что я пропустил?...
Цифровой фильтр, Можно ли получить приемлемый исходник на HDL с помощью MathLab?
Apr 19 2018, 10:32
