Здравствуйте!
Прошу прощения, если подобная тема уже существовала и я не смогла её найти...
Проблема вот в чем: при swap/перепиновке цепей Cadence в схематике оставляет цепь на том же месте где она была изначально, а меняет номер пина/название цепи в в символе. Если это одногейтовый компонент - проблем нет. Если это компонент из нескольких гейтов, но перепиновка разрешена только в пределах гейта - тоже нет проблем. Проблема возникает когда компонент из нескольких гейтов и перепиновка разрешена и между гейтами тоже ( например между банками в ПЛИС, где, как правило один гейт - это один банк), в этом случае пины перемешаются между банками, что на мой взгляд напрочь уничтожит правило один гейт - один банк, и значительно усложнит работу с такой схемой. Поделитесь, пожалуйста, опытом решения данной проблемы...

Свап на схеме решает все проблемы. Особенно в случае FPGA. Видишь что меняешь, видишь куда...

В процессе трассировки перепиновку/swap приходится делать неоднократно ( например при трассировке DDR) и удобнее делать это в brd и потом уже окончательный результат передавать swp файлом разработчику и грузить его в схему. Как в схеме можно предугадать куда мне удобнее перекинуть эту цепь? и что значит " свап на схеме"? И как-то этот вариант еще можно реализовать, если разработчик сам и разводит плату, но если это разные люди, то к разработчику не набегаешься....

Все можно. Было бы желание...

Allegro FPGA System Planner вам в помощь.

Спасибо за совет. Но это совет официального дистрибьютера, который заинтересован в продвижении своего программного продукта. Вы считаете, что стоимость основного пакета Cadence + High Speed столь незначительна, что после элементарных действий при трассировке нам нужно или править схему руками или еще платить за дополнительные опции?!!

Можете и не править руками. И трассировать автоматом. Результат правда будет пригоден только в мусор, но некоторых это устраивает...

Дело в том, что вопрос свапа "неудобный". Свап делается над пинами. А в случае FPGA это мало что дает, потому как не видно, в каком порядке выыведены трассы из-под корпуса. А если трассы вывести, то свап работать не будет.
Вот и получается, что встроенный свап нужного результат не даст. Это не считая того, что механизм его работы меняет номера пинов на схеме, а не названия цепей/портов к этим пинам подключенным.
Если хотите чтобы схема выглядела правильно, и номера пинов соответствовали описаниям этих пинов, придется делать оптимизацию со схемы. Это уже не говоря о том, что не получится настроить свап между банками FPGA...

Проблемы задать свап между банками у нас нет, он задан и работает, а вот описанный Вами: " механизм его работы меняет номера пинов на схеме, а не названия цепей/портов к этим пинам подключенным" нас и удручает. Как я поняла, это именно принцип программы и остается только нашим разработчикам после back annotate искать все " убежавшие" из своих банков пины и ручками возвращать их на место. То-то ребята будут рады!

Не знаю, что именно у вас проектируется, но задать правильно свап одного интерфейса ДДР3 разделенного на 2-3 банка с разделением на адреса/данные(отдельно каждая байт-группа)/остальные сигналы, причем так, чтобы если не-ДДР, то можно было свапить любой пин с любым... Хотелось бы увидеть реализацию.

Трассировку DDR я привела в пример, когда говорила об удобстве свапа в рсв, а не в схематике. Конечно, перепиновка DDR допустима только в своем банке и именно с таким разделением, как Вы пишите. Обычно между банками FPGA приходится перекидывать статические веревки, и сейчас утешает только то, что их обычно немного и количество возможных банков ограничено. Картинки "чудесного" свапа с такими веревками на FPGA у меня сейчас нет, но есть разъем в котором каждый рад - отдельный гейт в символе и допускалась перепиновка между некоторыми рядами. Что в итоге получилось на схеме видно на картинке.

Ну трудно со свапом. Пока ничего лучше, чем свап на схеме не придумал.